EDA课程设计研究报告频率计.doc

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1、常熟理工学院课程设计报告课程设计报告物理与电子工程学院EDA实验室常熟理工学院课程设计报告一、设计目的和要求1.课程设计目的（1）.熟悉CPLD的开发软件的基本使用。（2）.理解频率计的测量原理。（3）.掌握CPLD逻辑电路设计方法。（4）.掌握虚拟数字频率计的软件设计。2.课程设计的基本要求在CPLD中设计一个数字频率计电路，设计要求为：测量范围：1Hz～1MHz。3.课程设计类型Vhdl程序设计二、仪器和设备1.电脑2.max+plus2软件三、设计过程1.设计内容和要求在CPLD中设计一个数字频率计电路，设计要求为：测量范围：1Hz～1MHz。2.设计方法和开发步骤3

2、.设计思路下图是8位十进制数字频率计的电路逻辑图，它由1个测频控制信号发生器TESTCTL、8个有时钟使能的十进制计数器的CNT10、1个32位锁存器REG32B组成。物理与电子工程学院EDA实验室常熟理工学院课程设计报告1）测频控制信号发射器的设计频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当TSTEN高电平时，允许计数；低电平时，停止计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的

3、计数值锁存进32位锁存器REG32B中，由外部的7段译码器译出并稳定显示，锁存信号之后必须有一清零信号CLR_CNT对计数器进行清零，为下一秒的计数操作作准备。物理与电子工程学院EDA实验室常熟理工学院课程设计报告测频控制信号发生器是先建立一个由D触发器构成的二分频器，再在每次时钟CLK上沿到来时其值翻转。其中，控制信号时钟CLK的频率取1Hz，而信号TSTEN的脉宽恰好是1s，可以用做闸门信号。此时，根据测频的时序要求，可得出信号LOAD和CLR_CNT的逻辑描述。在计数完成后，即计数使能信号TSTEN在1s的高电平后，利用其反相值的上跳沿产生一个锁存信号LOAD,0.5

4、秒后，CLR_CNT产生一个清零信号上跳沿。2)寄存器REG32B的设计设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。若已有32位BCD码存在于此模块的输入口，在信号LOAD的上升沿后即被锁存到寄存器REG32B的内部，并由REG32B的输出端输出，然后由实验板上的7段译码器译成能在数码管上显示的相对应的数值。3）十进制计数器CNT10的设计此十进制计数器的特殊之处是，有一时钟使能输入端ENA，用于锁定当前值。当高电平时允许计数，低电平时计数禁止。4、设计难点在设计到最后把各个模块组到一块时，有的端口定义不太容易明确。二、设计结果与分析1.思路问题

5、以及测试结果失败分析①　在做组合freq的模块时，由于对每个端口不明确，所以编程时出现了错误，后来仔细的研究了每个模块的端口，然后把端口定义正确了。物理与电子工程学院EDA实验室常熟理工学院课程设计报告①　然后对freq的波形图进行仿真，刚开始由于设计的频率太高了，导致在计算的时候要话费太多时间，后来经过老师提点，把endtime调成8s和fsin的multipledby调成最大的32000，才把结果调小。最终的结果与理论值几乎没有误差。1.程序简要说明①　10进制计数器模块libraryieee;useieee.std_logic_1164.all;entitycnt10

6、isport(clk:instd_logic;--计数时钟信号clr:instd_logic;--清零信号ena:instd_logic;--计数使能信号cq:outintegerrange0to15;-4位计数结果输出carry_out:outstd_logic);--计数进位endentitycnt10;architectureartofcnt10issignalcqi:integerrange0to15;beginprocess(clk,clr,ena)isbeginifclr='1'thencqi<=0;--计数器异步清零物理与电子工程学院EDA实验室常熟理工学院课

7、程设计报告elsifclk'eventandclk='1'thenifena='1'thenifcqi<=9thencqi<=cqi+1;elsecqi<=0;endif;--等于9，则计数器清零endif;endif;endprocess;process(cqi)isbeginifcqi=9thencarry_out<='1';elsecarry_out<='0';endif;--进位输出endprocess;cq<=cqi;endarchitectureart;在该模块下，定义了控制输入端ena和清零端clr，