基于fpga的dds信号发生器

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1、信息与通信工程学院专业综合实验结题报告基于FPGA的DDS信号发生器(□国赛；□省赛；□科研立项；□自拟)学生姓名：XXX指导教师：XXX所属专业：XXX2015年1月7日一、项目内容及要求1.1项目内容信号源是一种基本的电子设备，广泛应用于通信，雷达，测控，电子对抗以及现代化仪器仪表等领域，是一种为电子测量工作提供符合严格技术要求的电信号设备，和示波器、电压表、频率计等仪器一样是最普遍、最基本也是应用最广泛的的电子仪器之一，几乎所有电参量的测量都要用到信号发生器。基于FPGA的DDS信号发生器，由于可以获得很高的频率稳定度和精确度，同时可以根据需要方便地实现各种比较复杂的调频、调相和调幅

2、功能，因此发展非常迅速，尤其是最近随着现代电子技术的不断发展，其应用更是有了质的飞跃。1.2设计任务要求基于FPGA实验箱设计DDS信号源，可以产生特定频率的正弦波、三角波、方波和锯齿波。一、成果概述通过按键设定不同的频率控制字和波形，在示波器上可以看到正确的波形，数码管上显示的频率值也与示波器上显示的频率值相近，虽存在误差，但在误差允许的范围内可以接受。更改不同的频率控制字，波形的频率改变；更改波形选择按键，波形发生改变。二、技术方案及实现3.1DDS原理DDS(DirectDigtalSynthesis)技术设计思想是基于数值计算信号波形的抽样值来实现频率合成的。它包括数字器件与模拟器

3、件两部分，主要有相位累加器、ROM波形查询表、数模转换器组成。其基本框图如下。(1)相位累加器是DDS的核心部分。一般是由数字全加器和数字寄存器组成，实现相位累加。如下图所示。一般DDS的累加器都采用二进制，线性数字信号通过相位累加器实现逐级的累加。假设累加器字长为N，频率控制字为K，控制时钟频率为fc，系统在同一个时钟下工作，每个时钟周期加法器做一次累加计算。因为累加器的满偏是2^N，所以累加一次，相当于做一次2Ⅳ模的运算。得到的和作为相位值。(2)波形函数存储在ROM中。根据累加器输出的相位值，作为地址，寻找存储在ROM中的波形函数的幅度量化值，完成相位到幅值的转换，输出相对应的序列。

4、(3)数模转换器DAC是DDS中的重要部分。经过查表以后得到的是离散的脉冲信号，通过数模转换器将转换成为连续平滑的信号。DDS输出的最高频率主要跟DAC的性能有关。因为一个正弦周期内采样点越少，越容易发生失真现象。为了获得较为理想的信号，一般DAC之后都会接一平滑滤波器。下图可以直观的显示出各部件在波形输出过程中的效果。可以以正弦波为例阐述DDS的基本原理。设正弦信号S(≠)的表达式为：其中，A为振幅，f为频率，丸为初始相位。一个正弦波的参数由此三项决定。在实际应用过程中，信号的频率与初始相位无关，简单分析，令A为1，那么s(t)可以变换为：可以推出：相同单位时间T内，不同频率与相对应的相

5、位增量不同，因此由此可知，相位在时域内随时间均匀变化时，生成频率为的正弦波。这是DDS技术的基本理论。因为正弦波与DDS中的相位累加器都是周期性的，那么相位值与正弦信号的线性特征也是一致。相位累加器做K的模数运算，因此频率控制字越长，最后合成的信号频率也就越高。同样设：K为频率控制字，正为时钟频率，N为相位累加器的长度。那么，合成的信号频率为：改变频率控制字K，输出的频率会随之连续变化，增大K，信号频率会随之增大；增大N，信号频率也会随之增大。一般最低的输出频率为：由奈奎斯特抽样定理知，为了保证信号不发生重叠，最高频率应为：而实际应用中，为了避免相位抖动造成的失真现象，输出频率一般不超过时

6、钟频率的40％，也即是：正弦波查询表ROM也是制作的重点。在FPGA中ROM表的尺寸随着地址位数或数据位数的增加呈指数递增，如何在满足性能的前提下节省资源开销。一方面通过相位累加器的输出截断方式，例如从32位的相位累加器结果中提取高16位作为ROM的查询地址，由此而产生的误差会对频谱纯度有影响，但是对波形的精度的影响是可以忽略的；另一方面可以根据信号周期对称性来压缩ROM的尺寸，这时系统硬件设计复杂度会有所增加。因此，需要选取合适的参数和ROM压缩技术，在满足系统性能的前提下使得系统尽量优化。3.2DAC0832原理DAC0832是8分辨率的D/A转换集成芯片。与微处理器完全兼容。这个DA

7、芯片以其价格低廉、接口简单、转换控制容易等优点，在单片机应用系统中得到广泛的应用。D/A转换器由8位输入锁存器、8位DAC寄存器、8位D/A转换电路及转换控制电路构成。主要参数如下所示*分辨率为8位；*电流稳定时间1us；*可单缓冲、双缓冲或直接数字输入；*只需在满量程下调整其线性度；*单一电源供电（+5V～+15V）；各个引脚作用功能如下所示：*D0～D7：8位数据输入线，TTL电平，有效时间应大于90ns(否则锁存器