vhdl可编程逻辑结构设计实验二

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1、西南石油大学计算机科学学院实验/上机报告课程名称：可编程逻辑系统设计专业：计科09（嵌入式）成绩：指导教师：XXXX姓名：XXX日期:2012/3/11项目序号：第2次学号：XXXXXX时间：项目名称：加法器的设计组号：地点：明理楼B319-＞实验目的1.加强对VHDL结构体设计的三种描述风格的认识和理解2.熟练掌握基本程序设计方法，培养程序设计能力二、实验环境1.硬件：PC机、EDA/SOPC/DSP实验系统2.软件:QuartusH9.0三、实验内容1.利川三种不同描述风格完成1位加法器的VHDL设计丼功能仿真

2、。2.完成4位加法器的VHDL设计并功能仿真。U!1.木次实验主要练习的是加法器的设计，与实验-的一样先打开QuartusII9.0软件，建立一个工程命名为exP2,在工程中先用行为描述设计一个加法器，命名为bl_adder_exl，并且建立一个仿真波形，命名为exp2,进行仿真，后面的两种设计都用这个波形进行仿真（实验结果图见附录）再用数据流描述设计，命名为bl_adder_ex2,用前面的exp2进行仿真（实验结果图见附录），最后用网表描述设计，三种设计方法各冇各的不同。第三种采用了例化的方式进行设计。注意:在

3、每用一种设计方法的吋候必须将前面的设计移出工程，不然会出现错误。我开始的吋候就没有注意，做第二个设计的吋候，自己是按照老师给的代码进行编译,始终有错误，后来冰发现是没冇移出的原因导致始终编译不成功。并且在每次编译的吋候，必须将编译的文件设计为顶层实体。2.将前面设计一位加法器通过原理图的方式组成一个4位的加法器，丼且重新建立一个仿真波形进行仿真，仿真的实验结果见附录。1.设计一个n为加法器，参考的是网表设计方法。代码，结果阁都在附录中。五、实验总结总的来说，本次实验还算是成功的，前面的实验由于老师给了代码，花费的时

4、间比较少，最£；一个的N位加法器的设计比较复杂。本次实验最大的收获就是将例化的方法宥了一定的了解。虽然在实验过程中遇到了一些问题，在同学的帮助和自己的努力下得到了解决。六、附录1.bl_adder_ex1，bl_adder_ex2,b1_adder_ex3：NameValueat17.53ns0ps20.0ns40.0ns60.0ns80.0ns17.525nsJu^oaA01^-1bA0D^2ciA1COAO炒4sA12.b4_adder_ex1:•••♦••••••••••••::::fVDPS20.0ns40

5、.0ns60.0nsNameValiea18.1n80.0nsn^-31^41^-7aOA1alA0a2A1a3A1bOA0blA1b2A1b3A0cyA1sOA1siA1s2A0s3A018.1nsJ1.N位加法器：代码：libraryieee;useieee.std_logic_l164.all;entityb4_adder_ex2isport(a，b，ci:instd_logic_vector(3downto0);s，co:outstdjogic一vector(3downto0));endb4adderex

6、2;architectureex3ofb4_adder_ex2iscomponentmynotlisport(x:instd_logic_vector(3downto0);y:outstd_logic_vector(3downto0));endcomponentmynotl;componentmyand3isport(xl，x2，x3:instd_logic_vector(3downto0);y:outstd_logic_vector(3downto0));endcomponentmyand3;componentm

7、yor4isport(xl，x2，x3，x4:instd_logic_vector(3downto0);y:outstd_logic_vector(3downto0));endcomponentmyor4;signalna，nb，nci，sl，s2，s3，s4，col，co2，co3，co4:std_logic_vector(3downto0);beginu0:mynotlportmap(a，na);ul:mynotlportmap(b，nb);u2:mynotlportmap(ci，nci);u3:myand3p

8、ortmap(na，nb，ci，sl);u4:myand3portmap(na，b，nci，s2);u5:myand3portmap(a，nb，nci，s3);u6:myand3portmap(a，b，ci，s4);u7:myor4portmap(sl，s2，s3，s4，s);u8:myand3portmap(na，b，ci，col);u9:myand3po