[电子电路]cmos工艺多功能数字芯片的输出缓冲电路设计

《[电子电路]cmos工艺多功能数字芯片的输出缓冲电路设计》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、CMOS工艺多功能数字芯片的输出缓冲电路设计(1)感谢到访我的主页：http://www.docin.com/hechaoscut(文档西游)本文档格式为WORD,若不是word文档,则说明不是原文档。若图片过大，下载后拉小即可。近年来，CMOS集成电路产业高速发展，在各种消费类电子、家电和汽车产品中越来越多应用到CMOS芯片，但是在电子产品系统的设计过程中，随着CMOS工艺尺寸越来越小，单位面积上集成的晶体管越来越多，极大地降低了芯片的成本，提高了芯片的运算速度。但是，随着工艺的进步和尺寸的减小、芯片集成度的提高、多芯片模块的出现和数据宽度的

2、增加，芯片外部接口上、模块内芯片间的接口和芯片内的总线与时钟树的大电容驱动问题问题变得日益严峻，同时，它还随着日益显著的互联线RLC效应而变得越来越复杂。这个问题引起了缓冲器插入技术和比例缓冲器的大量研究。对于一个CMOS集成电路芯片来说，对于接到片外的最终输出级电路，需要驱动包括压点、封装管壳以及印刷电路板的寄生电容，这些电容的总和可能达到几十pF甚至上百pF。当一个电路的输出要驱动一个很大的负载电容时，为了保证电路的工作速度，必须使输出级能提供足够大的驱动电流。在一定工艺条件下，要增大驱动电流必须增大MOS管的宽长比，然而输出级MOS管的尺

3、寸增大，又将使前一级电路的负载电容增大，使前一级的延迟时间加长。因此，在驱动很大的负载电容时(不仅针对连接片外的输出级，也包括扇出很大的电路，如时钟发生器电路等)，需要一个设计合理的输出缓冲器，缓冲器要能提供所需要的驱动电流，同时又要使缓冲器的总延迟时间最小。在CMOS集成电路中，一般是用多级反相器构成的反相器链做输出缓冲器。这就是缓冲器插入技术和比例缓冲器的设计问题。笔者首先介绍等比缓冲器的设计原理，最后基于CSMC2P2M0．6μmCMOS工艺，针对各种缓冲器链的速度和面积优化情况，提出了一种优化的输出缓冲电路的设计，并应用在一款多功能数字

4、芯片上参与MPW计划流片。仿真和流片测试表明，本设计的输出缓冲电路具有占用面积小、功耗低传输延迟小等优点。1等比缓冲器链的设计1．1设计原理和优化比例因子比例缓冲器的两种基本类型是等比和变比缓冲器。Lin在文献中第一次提出了等比缓冲器，其各级反相器与第一级的大小成式(1)中的比例关系。Jaeger在进一步的研究中得出了经典的等比因子，其他一些研究者进一步在最优等比因子中考虑了分开的栅漏电容负载和短路等效电容。Vemurut讨论了变比缓冲器，其各级的比例关系如式(2)所示。所谓等比缓冲器链，就是使反相器链逐级增大相同的比例，这样每级反相器有近似相

5、同的延迟时间，对减小缓冲器的总延迟时间有利。模拟表明，当反相器输入波形的上升、下降时间与输出波形的上升下降时间基本相等时，反相器的充放电电流为一个三角形波形，电流的峰值就是MOS管的最大饱和电流。如果输入波形的上升、下降时间比输出波形的大，则电流峰值下降，也就是说这种情况下没有发挥出MOS管的最大驱动能力。如果输入波形的上升、下降时间比输出波形的小，则充放电电流波形从三角形变为梯形，这说明充放电时间加长。考虑一个逐级增大的S倍的反相器链，如图1所示。以第一级反相器尺寸为单位1，则第二级反相器中NMOS和PMOS的宽度都比第一级增大S倍，第三级比

6、第一级增大S2倍，如此类推，第N级反相器比第一级增大SN-1倍。如果忽略连线寄生电容和各个节点的PN结电容。则图1的反相器链中有：这里把C1看作依次增大尺寸的第N+1级反相器的输入电容，因此有：如果一个反相器驱动一个和它相同的反相器的延迟时间为tp0，则上述反相器链中每级的延迟时间均为Stp0，则总的延迟时间tp为：如果知道了tp0和Cin以及最终要驱动的负载电容CL，则可以找到一个合适的N值，使输出缓冲器总的延迟时间tp最小。可以得到：这就是说，如果要使尺寸较小的电路(Cin很小)驱动一个很大的负载电容CL，必须通过一个缓冲器，理想情况下，缓

7、冲器由N级逐级增大e倍的反相器链组成，这样可以使总延迟时间最小。1．2缺点上述设计规则仅仅是从速度优化方面考虑。在驱动很大的负载电容时，为了减小延迟时间，缓冲器中反相器的级数就越多，这将使总面积很大，而且也将增大缓冲器的功耗。在实际设计中应在满足设计速度的前提下，尽量减少反相器链的级数，适当增大比例因子S，这样可以使总面积和总功耗减少。很多情况下往往对最终输出级的上升、下降时间有一定的要求。在这种情况下应根据给定的上升、下降时间要求和实际负载电容，设计出最终输出级反相器的尺寸，再综合考虑速度，面积和功耗等因素设计缓冲器的前几级电路。2不同的输出

8、缓冲器设计方案的比较在一款多功能数字芯片的设计时考虑到芯片的驱动能力和所采用的0．6μm的CMOS工艺，最终级反向器的尺寸为：PMOS管为W=540μ