资源描述：
《verilog hdl数字设计初步》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、现代数字系统设计——基于VerilogHDL主讲：胡文静（Avonhu@126.com）专业：电子信息工程第五章VerilogHDL语言ImportantPointsVerilogHDL模块的结构VerilogHDL语言要素数据类型、运算符常量、变量寄存器和存储器VerilogHDL发展历史什么是VerilogHDL?Verilog是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象层次上对数字系统建模语法结构上，继承和借鉴了许多C语言特性版本演变1983年，GatewayAutomation公司创建（PhilipMoorby）1984~1986年，第一个VerilogHDL仿真器（
2、Moorby）1987年，Synopsys公司将Verilog作为综合工具的输入1989年，Cadence收购Gateway，于1990年公开发布VerilogHDLIEEE1364-1995IEEE1076-2001IEEE1076-2005Top-down结构化设计思想一个系统由总设计师先进行系统描述，将系统划分为若干模块，编写模块模型(一般为行为级)，仿真验证后，再把这些模块分配给下一层的设计师，由他们完成模块的具体设计，而总设计师负责各模块的接口定义VerilogHDL建模的概念Verilog建模与Top-Down结构化层次设计思想十分吻合Verilog采用模块（Module）的
3、概念来描述一个基本的功能块模块（Module）通过接口（输入、输出或双向）被更高层模块调用，但隐藏内部实现细节，便于修改与维护与数字电路对应关系数字电路归结为“线”与“器件”线：器件之间的物理连接，对应Verilog的wire等器件：完成特定逻辑功能的物理实体，对应Verilog的moduleVerilog建模实质就是如何利用HDL语言对数字电路的线和器件以及相互关系进行描述的过程Top-Down结构化设计原则底层的模块应适合表达对于原理图方式设计输入，可以分解到门、触发器和宏单元级对于HDL设计输入，可以分解到算法级应有利于提高模块设计的复用率（共享）相似的功能应设计成共享的基本模块，
4、供高级模块调用，减少模块数量、改善结构化特性模块接口信号线力求最少复杂的接口信号会增加综合布局布线的复杂度，增加设计的错误风险在达到相同逻辑功能的前提下，以最少的信号线进行信号与数据交换为最佳方案模块划分应力求结构均称同一层模块之间的设计复杂度、资源消耗等不能有太大的悬殊模块设计通用性好，易于移植模块的设计应与器件无关，便于升级与移植Verilog模块的定义语法：module<模块名称>（端口列表）;<定义>;<模块功能描述>;endmodule注解：module关键字声明模块开始<模块名称>是模块惟一的标识符<端口列表>用于与其他模块的连接（相当于器件的引脚）<定义>定义数据对象的类型
5、（信号、端口等）<模块功能描述>定义模块（器件）的逻辑功能endmodule关键字标识模块结束模块定义：一个简单的例子4位全加器Verilog代码moduleadder4（a,b,cin,sum,cout）;input[3:0]a,b;//加数,位宽4位,输入inputcin;//低位进位,输入output[3:0]sum;//和,输出outputcout;//高位进位,输出assign{cout,sum}=a+b+cin;//逻辑功能定义endmodule说明：模块名称：adder4端口列表：a,b,cin,sum,cout端口定义：input[3:0]a,b;output[3:0]s
6、um;inputcin;…功能描述：assign{cout,sum}=a+b+cin;综合与仿真4位全加器QuartusII综合结果综合与仿真4位全加器QuartusII综合结果综合与仿真adder4仿真测试向量文件`timescale1ns/1nsmoduleadder4_tb;wire[3:0]sum;reg[3:0]a;regcin;reg[3:0]b;wirecout;integeri,j;adder4DUT(.sum(sum),.a(a),.cin(cin),.b(b),.cout(cout));always#5cin=!cin;initialbegina=0;b=0;cin=
7、0;for(i=1;i<16;i=i+1)#10a=i;endinitialbeginfor(j=1;j<16;j=j+1)#10b=j;endinitialbegin$monitor($time,,,"%d+%d+%b={%b,%d}",a,b,cin,cout,sum);#200$stop;endendmoduleModelsim功能仿真结果Verilog模块基本结构四个部分：模块声明、端口定义、信号说明、逻辑功能描述。1.模块
