《asic库设计》ppt课件

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1、第三章ASIC库设计3.1晶体管电阻一旦决定采用一种ASIC设计类型——使用库中预先定义和预置特性的单元，我们就需要设计或购买单元库。了解ASIC库的设计知识虽然并非是必要条件，但会有助于有效的使用库单元。2.1节中的“CMOS晶体管”是采用理想开关建模的晶体管，若此模型精确，逻辑单元就不会产生延迟。图中，反相器的斜坡输入Vin从零迅速上升到VDD，相应的输出Vout由VDD下降到零。可用0.5VDD时的输入翻转点以及0.35VDD和0.65VDD的输出翻转点测量反相器传输延迟Tpd.初始时n沟道m1截止，随着输入信号的上升，m1导通进入饱和。用电阻Rpd模拟晶体管

2、m1，这就是下拉电阻。m2的等效电阻是上拉电阻Rpu。延迟是由上拉电阻和下拉电阻以及单元输出中的寄生电容和外部负载Cout共同引起的。tPDf=Rpd（Cp+Cout）可见，延迟随负载电容线性增加。我们经常根据标准负载——用特殊单元(通常是反相器或2输入NAND单元)表示的输出电容——度量负载电容。可对不同的翻转点校准延迟。通过晶体管的电流(从而上拉电阻和下拉电阻)在切换期间呈线性变化。推导上拉和下拉电阻的理论值很难——可改用相反的方式解决此问题，即取翻转点和仿真传输延迟，然后计算拟合模型的电阻值。改变翻转点会得到不同的电阻值。3.2晶体管寄生电容逻辑单元的延迟是由

3、晶体管电阻、晶体管(内部的)寄生电容以及负载(外部的)电容产生的。当一个逻辑单元驱动另一个逻辑单元时，被驱动的单元的输入寄生电容成为驱动单元的负载电容并决定驱动单元的延迟。晶体管寄生电容包含有结电容(与加于结区的电压有关)。交叠电容和栅电容。3.3逻辑作用力本节将研究基于逻辑作用力的延迟模型。我们把”包括所有”的非理想延迟分量tq加到延迟计算式中，它包括:(1)由内部寄生电容引起的延迟;(2)输入达到单元切换阈值的时间(3)输出波形压摆率的相关延迟。由这些假定可以将延迟表示为：我们用3.3V、0.5μm的工艺标准库来说明我们的模型。1X驱动、2输入NAND单元的延迟

4、方程式取上式的形式：由内部输出电容引起的延迟和非理想延迟是分开定义的。非理想延迟占了总延迟相当大的部分，所以不能忽略。如果数据手册中没有分开定义这些延迟分量，我们必须估算出延迟方程式中分配给RCp和tq的部分常量(这里RCp/tq比值约为1/2)。可通过比例因子s按比例改变任何逻辑单元，结果，提拉电阻R将减小为R/s，寄生电容Cp将增加为sCp。由于tq是非线性的，由定义很难预测其比例变化，我们假定所有单元的tq都随s线性变化，那么总的单元延迟按比例改变如下:例如：2X驱动(s=2)、2输入NAND单元的延迟方程式为：与1X驱动式相比，输出寄生延迟减小为0.03ns

5、，而我们预测它是保持不变的；提拉电阻减小了1倍，和估算的一样；非理想延迟增加到0.51ns。预测和实际值之间的差别可用来衡量模型的精确性。用按比例改变的逻辑单元的输入电容Cin=sC将式重写为：最后，采用由最小尺寸反相器的提拉电阻Rinv和输入电容Cinv形成的时间常数对延迟进行归一化：时间常数t是任何CMOS工艺的基本属性，我们将根据t来度量延迟。逻辑作用力的应用包括重新整理并理解式上式各项的意义。延迟方程式为3项之和：我们给出各项的专有名词如下：延迟=作用力延迟+寄生延迟+非理想模型将作用力延迟f写成逻辑作用力g和电作用力h的乘积：f=gh因此可进一步将延迟分为

6、以下几项：延迟=逻辑作用力*电作用力+寄生延迟+非理想延迟逻辑作用力g是逻辑单元类型的函数：g=RC/tR和C与逻辑单元的哪些尺寸有关呢？这无关紧要，因为按比例变逻辑单元时R和C会变化，但是RC乘积不变——故逻辑作用力与逻辑单元尺寸无关。电作用力h由连接逻辑单元输出的负载电容Cout和逻辑单元输入电容Cin决定，于是：h=Cout/Cin寄生延迟p由逻辑单元的内部寄生电容Cp决定，因此：p=RCp/t寄生延迟由单级逻辑单元输出节点的寄生电容产生，其中大多数是由源和漏电容引起的。最小尺寸反相器的寄生延迟为：Pinv=Cp/Cinv对于任何工艺而言，寄生延迟是一个常数。

7、因为RCp是常数，寄生延迟等于逻辑单元的寄生电容与最小尺寸反相器的寄生电容之比。实际上，此比率很难估计——它与版图有关。非理想延迟q很难预测，主要取决于逻辑单元的物理尺寸(与总的单元面积，或标准单元或门阵列宏单元的宽度成比例)：q=stq/t我们试着对一个具有2X驱动的3输入NOR逻辑单元的延迟进行预测。驱动的电路网具有4个扇出以及总的负载电容为3pF。经计算我们能得到一个绝对延迟为tPD=0.74ns。但C5工艺库中的延迟逻辑单元的延迟为0.846ns。我们可以看到预测值和实际值之间存在着误差。这里几乎所有的误差都由于预测非理想延迟时的不准确性造成的。逻辑作用