基于fpga任意分频系统设计

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1、应用指南FieldApplications杭州电子科技大学通信工程学院刘玮何萱袁凌云基于FPGA任意分频系统设计TheDesignofaFrequencyDivisionSystemBasedonFGPA摘要：本文给出了分频技术通用模型。并结合最新的一些分频技术，提出了一种基于FPGA全新的分频系统的设计方法，简单的介绍了设计的思路、原理及其算法，并对该方案的性能进行了分析，给出了仿真波形，RTL综合电路图。关键词：同步预处理；FPGA；整数分频；小数分频引言快，可以满足大多生产和科研要求。Tsys=109/128×106=12

2、5/16ns随着无线电技术的迅猛发展，雷(1)达、导航、宇宙飞船、导弹以及空间探通用分频系统模型分频in_clk频率：Fin_clk=44KHz，Appli索工作的开展，需要高精度、高稳定度通用分频频系统由四大模块组成，则in_clk时钟周期(单位:ns)为：Field的频率源。这些频率源不但造价昂贵，第一部分是同步预处理；第二部分是Tin_clk=109/44×103=(25/11)×c而且它们基本上都只能输出单一频率。技术器/累加器模块；第三部分是算法104ns(2)ation而目前在生产实践和科学研究中，却部分；第四部分是

3、选择输出。其结构如那么通过计算，用系统时钟对往往要求获得大量的高稳定度的频率。图1所示。in_clk的复制，在一个in_clk周期内，由s随着超大规模可编程器件的出现，人同步预处理于系统时钟精度所产生的系统标准误们往往从一个或多个标准频率源，通首先，我们对输入分频时钟差esys范围区间是：过分频技术，得到自己所需要的频率，(in_clk)进行预同步，对输入信号进行esys[-7.1023ns/Tin_clk,0.7102ns/为此我们设计一个分频系统的通用模同步复制，使得输入信号与系统时钟Tin_clk](3)块，它能够进行任意

4、分频，由于采用的(SYSCLK)达到同步。在理想状态下，如上面分析的是同步预处理的理论分频技术是利用数字运算（加、减、乘、果SYSCLK频率：Fsys=128MHz，则过程，下面重点介绍，同步预处理的实除）产生的，因此频率稳定，分频速度系统时钟周期(单位:ns)为：现过程。在图1中波形中，首先可以看到系统进行同步预处理的过程，即提取分频信号的上升沿和下降沿标志信号，并让该上升沿和下降沿做到与系统时钟sysclk同步。下面我来说明程序是怎么样从clk_in中取出clk_upedge、clk_downedge.首先让clk_in通过

5、一个时钟为sysclk的图1分频系统框图结构D触发器，这样得到clkreg1信号，在把762006.8www.ecnchina.comFieldApplications应用指南>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>clkreg1通过一个时钟同样为sysclk的D多的器件就是计数器/累加器，通过计得到的结果输出，选择输出在系统时触发器得到信号clkreg2，然后在取数器的计数功能可以完成整数的任意分钟的驱动下完成信号的输出。clkreg1的高电平和clkreg2的低电平的频；通过累加器的运算，

6、可以完成小数时候，取出一个clk_upedge的高电平，的任意分频。在后我会详细介绍计数任意整数分频技术其它为低电平；同样可以在clkreg1的器/累加器在这两种分频技术运用。整数分频技术是整个分频技术中低电平和clkreg2高电平时，取出一个算法部分最基础的分频技术，其中整数分频包clk_downedge的高电平，其它为低电算法部分是整个通用分频器的心括偶数分频和奇数分频。下面介绍一平。因为整个提取过程都是在系统时脏，如整数分频50%的占空比，小数分种经典的任意整数分频技术，它可做钟的上升沿进行的，所以提取得到上频的实现，这些

7、要求全部使用算法实到占空比50%的要求。首先，利用倍频升沿和下降沿能够做到和系统时钟同现的，因此一个算法的好坏，就决定了技术，把clk_upedge、clk_downedge合步。从图2中可以看到clk_downedge、程序分频器的直接性能指标。在后会并成一个信号du_clk，这样就可以得到clk_upedge、clkreg1、clkreg2的仿真波详细描述两种分频技术的算法。整数一个频率是clk_in两倍的信号，在利用形。实现电路图见图3。比较简单，小数相对来说比较复杂。计数器在du_clk的时钟下计所需要整累加器/计数器选

8、择输出数个时钟的高电平，所需整数个时钟通常在分频技术中，经常使用的最当完成了各类运算后，就需要把的低电平，就可以顺利地把整数分频分出来了，并且可以获得50%的占空Appli比。仿真波形如图4所示。RTL电路图如图5所示。Fieldcation整数分频性能分析1．