基于FPGA技术的数字存储示波器设计的开发与实现

基于FPGA技术的数字存储示波器设计的开发与实现

ID:36421906

大小:1.35 MB

页数:47页

时间:2019-05-10

基于FPGA技术的数字存储示波器设计的开发与实现_第1页
基于FPGA技术的数字存储示波器设计的开发与实现_第2页
基于FPGA技术的数字存储示波器设计的开发与实现_第3页
基于FPGA技术的数字存储示波器设计的开发与实现_第4页
基于FPGA技术的数字存储示波器设计的开发与实现_第5页
资源描述:

《基于FPGA技术的数字存储示波器设计的开发与实现》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库

1、学生毕业设计(毕业论文)系别:电子与电气工程学院专业:电子信息工程技术班级:电子085学生姓名:傅浩学生学号:080012212设计(论文)题目:基于FPGA技术的数字存储示波器设计指导教师:傅浩设计地点:起迄日期:毕业设计(论文)任务书专业电子信息班级电子085姓名傅浩一、课题名称:基于FPGA技术的数字存储示波器设计二、主要技术指标:(1)带宽:100MHz(2)垂直灵敏度:10mv—5v/div(3)水平灵敏度:2.5ns—5s/div(4)输入阻抗:1MΩ(5)存储深度:4KB(6)显示:LED(7)通道:单通道等三、工作内容和要

2、求:本设计的数据采集采用高速模/数转换器ADl674(A/D),直接用FPGA准确定时控制ADC的采样速率,实现整个频段的全速采样。数据的存储采用双口RAM(UT62-256)存储采样量化后的波形数据,同样用FPGA控制RAM的地址线。整个系统采用单通道的方式,信号进来首先经过前端的调理电路把信号电压调整到AD的输入电压范围之内,这里调节电路主要是由信号衰减电路和信号放大电路所组成。调节后的信号再送到AD变换电路里面完成信号的数字化。然后把AD转换后的数据送到FPGA中,并把数据保存到FPGA中的FIFO中,FPGA中的电路主要包括有FI

3、FO、触发系统、峰值检测、时基电路等。四、主要参考文献:[1]杨刚、龙海燕.现代电子技术一VHDL与数字系统设计[M].北京:电子工业出版社.2004.[2]侯伯亨、顾新.VHDL硬件描述语言与数字逻辑电路设计[M].西安:两安电子科技人学.1999.[3]潘松下、国栋帅.L实用教程[M].成都:成都电子科技大学出版社.2000.[4]潘松下、黄继业.EDA技术实用教程[M]北京:科学出版社.2002.[5]王振红.VHDL数字电路设计与应用实践教程[M].北京机械工业出版社.2003.学生(签名)2010年5月7日指导教师(签名)201

4、0年5月10日教研室主任(签名)2010年5月10日系主任(签名)2010年5月12日毕业设计(论文)开题报告设计(论文题目)基于FPGA技术的数字存储示波器设计一、选题的背景和意义:高速数字化采集技术和FPGA技术的发展已经对传统测试仪器产生了深刻的影响。数字存储示波器(DS0)是模拟示波器技术、数字化测量技术、计算机技术的综合产物,它主要以微处理器、数字存储器、A/D转换器和D/A转换器为核心,输入信号首先经A/D转换器转换成数字信号,然后存储在RAM中,需要时再将RAM中的内容读出,经D/A转换器恢复为模拟信号显示在示波器上,或者通

5、过接口与计算机相连对存储的信号作进一步处理,这样可大大改进显示特性,增强功能,便于控制和智能化。这种DSO中看到的波形是由采集到的数据经过重构后得到的波形,而是加到输入端上信号的波形。本文采用基于FPGA的方式进行数据采集、数据处理等功能的设计。这种设计方案在高速数据采集上具有很多优点,如体积小、功耗低、时钟频率高、内部延时小、全部控制逻辑由硬件完成等,另外编程配置灵活、开发周期短、利用硬件描述语言来编程,可实现程序的并行执行,这将会大大提高系统的性能,有利于在系统设计和现场运行后对系统进行修改、调试、升级等。二、课题研究的主要内容:本设

6、计的数据采集采用高速模/数转换器ADl674(A/D),直接用FPGA准确定时控制ADC的采样速率,实现整个频段的全速采样。数据的存储采用双口RAM(UT62-256)存储采样量化后的波形数据,同样用FPGA控制RAM的地址线。UT62-256具有相互独立的数据线、地址线、片选线和读/写控制线,它们可对RAM内部的存储单元分时进行读/写操作。并且互不影响,解决了高速存储和读取的问题。将所存储的信号通过数/模转换器AD767转换,用一台普通示波器显示。该系统资源利用率较高,数据转换和存储采用独立集成芯片;系统控制以FPGA为核心,从而提高了

7、系统的性能,且易于实现系统的升级。三、主要研究(设计)方法论述:根据设计指标要求,基于FPGA的系统结构主要南模数转换、数模转换、FPGA数据处理、数据存储四部分组成。由垂直分辨率大于或等于32点/div可失NA/D、D/A转换器至少8位,系统选用AD976(16位A/D转换器)和AD669(16位D/A转换器),由于受PLCI/OH数量的影响,AD976和DA669使用其中13位,RAM选HM6264(64k),时钟采用125kHz,PLC选用EPFl0K10LC84—3。模拟信号通过AID转换器将信号输入给FPGA,FPGA根据相关指

8、令进行数据存储至RAM或将数据从RAM读出送给D/A转换器转换成模拟信号输出。步骤:1、硬件电路的设计与调试2、软件的设计及调试3、整体调试与测试四、设计(论文)进度安排:时间工作内容2010

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。