数字式频率计的设计

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1、EDA实验报告书课题名称数字式频率计的设计实验目的1.掌握多个数码管显示的原理与方法；2.掌握EDA的层次化设计方法；3.深入了解VHDL语言设计的思想；4.进一步掌握整个数字系统的设计方法5.培养学生综合应用数字电路中所学到的理论知识去独立完成设计课题的能力；6.通过查阅手册和文献资料，培养学生独立分析和解决实际问题的能力；7.培养学生严肃认真的工作作风和严谨的科学态度。设计要求3位数字频率计是用3个十进制数字显示的数字式频率计，其频率测量范围为1MHz。为了提高测量精度，量程分别为10kHz、100kHz和1MHz三挡，即最大读数分别为9.99kHz，99.9kH

2、z和999kHz。要求量程自动换挡。具体功能如下：1.当读数大于999时，频率计处于超量程状态，下一次测量时，量程自动增大一挡。2.当读数小雨099时，频率计处于欠量程状态，下一次测量时，量程自动减少一挡。3.当超出频率测量范围时，显示器显示溢出。4.采用记忆显示方法，即测量过程中不显示数据，待测量过程结束以后，显示测频结果，并将此结果保持到下次测量结束。显示时间不少于1秒。5.小数点位置随量程变化自动移位。6.增加测周期功能，就是当时钟频率低于0.99kHz的时候，显示的数值变成周期，以毫秒为单位。设计思路数字频率计的关键组成部分包括测频控制信号发生器、计数器、锁存

3、器、译码驱动电路、分频电路和显示电路，其原理框图如下图所示。测试信号锁存器计数器测频控制信号发生器驱动电路1K时钟信号20分频显示设计原理图及源程序原理图频率计源文件LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDFREISPORT(RESET:INSTD_LOGIC;CLK1K:INSTD_LOGIC;--1K时钟信号TESTSIGNAL:INSTD_LOGIC;--测试信号输入端DISPLAY1:OUTS

4、TD_LOGIC_VECTOR(0TO3);DISPLAY2:OUTSTD_LOGIC_VECTOR(0TO3);DISPLAY3:OUTSTD_LOGIC_VECTOR(0TO3);--3个7段译码器输出UNIT:OUTSTD_LOGIC;--表示是周期还是频率的信号灯DOT:OUTSTD_LOGIC_VECTOR(2DOWNTO0));--小数点ENDENTITYDFRE;ARCHITECTUREONEOFDFREISTYPESTATEIS(START,JUDGE,COUNT1,COUNT2TO89,COUNT90,COUNT91TO98,COUNT99,COUN

5、T100);SIGNALMYFRE:STATE;SIGNALFRECOU:INTEGERRANGE0TO99;--用于状态机中的计数器，计数值从0~99SIGNALENFRE:STD_LOGIC;--代表时基的脉冲信号SIGNALFLAG:STD_LOGIC_VECTOR(2DOWNTO0);--标志信号，1表示10KHZ测频挡，2表示100KHZ测频挡，3表示1MHZ测频挡，0表示测周期挡，4表示溢出SIGNALKEEPCOU1:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALKEEPCOU2:STD_LOGIC_VECTOR(3DOWNTO0);

6、SIGNALKEEPCOU3:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALTTCLK:STD_LOGIC;--输入计数器的时钟信号即时基SIGNALTTSIG:STD_LOGIC;--输入计数器的测试信号COMPONENTDISPLAYIS--引用7段译码器PORT(DATA_IN:INSTD_LOGIC_VECTOR(3DOWNTO0);DATA_OUT:OUTSTD_LOGIC_VECTOR(0TO6));ENDCOMPONENT;COMPONENTFREQUENCYIS--–引用计数器PORT(TRESET:INSTD_LOGIC;TCLK

7、,TSIG:INSTD_LOGIC;TKEEP1:OUTSTD_LOGIC_VECTOR(3DOWNTO0);TKEEP2:OUTSTD_LOGIC_VECTOR(3DOWNTO0);TKEEP3:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCOMPONENT;BEGINCTRDOT:PROCESS(FLAG)--控制小数点显示的进程，标志FLAG为敏感量BEGINCASEFLAGISWHEN"000"=>DOT<="000";WHEN"001"=>DOT<="100";WHEN"010"=>DOT<="010";WHEN"0