基于CPLD和DSP的高速外部接口

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1、基于CPLD和DSP的高速外部接口摘要：在了解CPLD（ComplexProgrammableLogicDevices）和DSP（digitalsignalprocessor）的基础上，利用CPLD强大的逻辑功能和DSP的高速运算能力，实现对外部接口的高速无缝连接，以提高DSP访问外设的速率，充分发挥其高速运算能力。关键词：DSP；CPLD；TMS320C6201；QuartusII；接口BasedonCPLDandDSPhighspeedexteriorconnectionAbstract:ThisarticleinunderstandsCPLDandintheDSP

2、foundation,UsingCPLDformidablelogicalfunctionandDSPhighspeedoperationalcapability,Realizationtoexteriorconnectionhighspeedseamlessconnection，EnhancestheDSPvisitperipheralthespeed,displaysitshighspeedoperationalcapabilityfully.Keywords:DSPCPLDTMS320C6201QuartusIIConnection0引言DSP虽然在算法处理上功能

3、很强大，但其控制功能是非常弱的；而CPLD本身并不具有内部寄存器，虽然可以用CPLD的逻辑块来实现寄存器，但是这将耗费大量的CPLD资源。然而，CPLD的强项在于时序和逻辑控制。本文介绍的逻辑控制系统就是充分利用了DSP和CPLD的优点，将多个A/D转换单元通过CPLD映射到DSP的I/O地址空间，利用CPLD屏蔽A/D转换的初始化以及读写操作过程，使得DSP可以透过CPLD这个"黑匣子"快速、准确地从外设中获取数据。1CLPD与DSP简介1.1CLPD简介复杂可编程控制器件（CPLD—ComplexProgrammableLogicDevices）是随着半导体工艺不断

4、完善、用户对器件集成度要求不断提高的形势下所发展起来的产物。当前CPLD的规模已从取代PAL和GAL的500门以下的芯片系列，发展到5000门以上，现有上百万门的CPLD芯片系列。随着工艺水平的提高，在增加器件容量的同时，为提高芯片的利用率和工作频率，CPLD从内部结构上作了许多改进，出现了多种不同的形式，功能更加齐全，应用不断扩展。CPLD是由三大部分组成的。·一个二维的逻辑块阵列，构成了PLD器件的逻辑组成核心。·输入/输出块。·连接逻辑块的互连资源，连线资源由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块之间、逻辑块与输入/输出块之间的连接。

5、1.2DSP简介DSPs的速度较快，要求译码的速度也必须较快。利用小规模逻辑器件译码的方式已不能满足DSP系统的要求。同时，DSP系统中经常需要外部快速部件的配合，这些部件往往是专门的电路，可由可编程器件实现。CPLD的时序严格、速度较快、可编程性好，非常适1周遐（1959~），男，1982年毕业于云南大学，高级工程师副教授研究方向：电子技术、通信技术图1典型的PLD的框图图2TMS320C6201的硬件体系结构合于实现译码和专门电路。本文的介绍的是美国TI(TexasInstrument,德州仪器，简称TI)公司的TMS320C6201芯片。内部包含三个主要部分:CP

6、U、存储器和辅助资源。图给出了TMS320C6201的硬件体系结构。1设计原理2.1设计思路首先构建系统框架如图3所示：图3系统框袈由图可以看见，在DSP上连接了若干外设，只要知道外设的地址，通过地址映射的方法，DSP可以方便的访问这些外设。以下为MAP1方式下的DSP内存映象图，未列的空间为没有定义。起始地址#长度用途备注0x0000,0000#10000内部程序存贮器（IPM）64KB0x0040,0000#80000SBSRAM512KB0x140,0000#0x200000FLASH2MB0x160,0000#0x80000控制寄存器定义0x168,0000#0

7、x80000为用户保留的异步接口空间UCE1#0x170,0000#0x1000双口RAM定义0x178,0000#0x20RS422控制寄存器定义0x200,0000#0x1000000SDRAM116MB0x300,0000#0x1000000SDRAM216MB0x8000,0000#0x10000内部数据存贮器（IDM）64KB当片内的RAM容量不能满足系统的程序/数据空间要求时，用户必须在片外进行存储器扩展，这就需要利用外存储器接口（EMIF）。实际上，DSP内部各个模块与片外的存储器打交道时，都必须通过EMIF的控制。EMIF