信号发生器(EDA)

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1、深圳大学实验报告课程名称：实验名称：信号发生器学院：信息工程学院专业：电子信息工程班级：2010级电子2班组号：指导教师：报告人：学号：实验时间：2012年10月31日星期三实验地点南区N413实验报告提交时间：2012.11.07实验要求：题目、信号发生器要求:1.使用有限状态机设计一个电路，它可以产生如图所描述的两个信号（Out1和Out2）,该电路只有一个输入时钟信号Clk。Out1和Out2都是周期信号，且周期长度相同。在两个信号中，一个在靠近Clk的上升沿触发，另一个在Clk的两个边沿上都会发生变化。2.不使用有限状态机模型，设计

2、一个电路，完成上述信号Out1和Out2输出；实验内容：A.不使用有限状态机。A.1.程序代码LibraryIEEE;UseIEEE.STD_LOGIC_1164.ALL;EntitySig_GentorisGeneric(n:integer:=4);Port(Clk:inSTD_LOGIC;Out1:bufferSTD_LOGIC:='0';Out2:bufferSTD_LOGIC:='0');EndSig_Gentor;ArchitectureSig_GentorofSig_GentorisBeginProcess(Clk)Variabl

3、ecount1,count2:integerrange0toif(Clk'eventandClk='1')thencount1:=count1+1;if(count1=4)thencount1:=0;Endif;if(count1=1orcount1=2)thenOut1<=notOut1;Endif;if(count1=1orcount1=2orcount1=3)thenOut2<=notOut2;Endif;Endif;if(Clk'eventandClk='0')thencount2:=count2+1;if(count2=4)then

4、count2:=0;Endif;if(count2=2)thenOut2<=notOut2;Endif;n;BeginEndif;EndProcess;EndSig_Gentor;A.2.仿真代码LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYT_Sig_GentorISENDT_Sig_Gentor;ARCHITECTUREbehaviorOFT_Sig_GentorISCOMPONENTSig_GentorPORT(Clk:INstd_logic;Out1:BUFFERstd_logic;Out2

5、:BUFFERstd_logic);ENDCOMPONENT;--InputssignalClk:std_logic:='0';--OutputssignalOut1:std_logic;signalOut2:std_logic;--ClockperioddefinitionsconstantClk_period:time:=10ns;BEGIN--InstantiatetheUnitUnderTest(UUT)uut:Sig_GentorPORTMAP(Clk=>Clk,Out1=>Out1,Out2=>Out2);--Clockproce

6、ssdefinitionsClk_process:processbeginClk<='0';waitforClk_period/2;Clk<='1';waitforClk_period/2;endprocess;--Stimulusprocessstim_proc:processbegin--holdresetstatefor100ns.waitfor100ns;waitforClk_period*10;--insertstimulusherewait;endprocess;END;仿真波形B.使用有限状态机。B.1.程序代码LibraryI

7、EEE;UseIEEE.STD_LOGIC_1164.ALL;EntitySig_Gentor_XisPort(Clk:inSTD_LOGIC;Out1,Out2:bufferSTD_LOGIC:='0';EndSig_Gentor_X;ArchitectureSig_Gentor_XofSig_Gentor_XisTypestateis(one,two,three,four);Signalpr_state1,nx_state1:state;Signalpr_state2,nx_state2:state;Signalpr_state0,nx_

8、state0:state;SignalOutp1,Outp2:STD_LOGIC;BeginProcess(Clk)Beginif(Clk'eventandClk=