硬件电子琴及硬件乐曲演奏电路

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1、FPGA嵌入式系统设计专题实践结课论文题目：硬件电子琴及硬件乐曲演奏电路专业：电子信息科学与技术一、设计题目硬件电子琴及硬件乐曲演奏电路二、设计目标1.学习利用蜂鸣器和按键设计硬件电子琴2.利用硬件电子琴原理设计硬件演奏电路3.掌握VHDL编程语言，了解实际设计中的优化方案三、设计原理音乐演奏的原理是：由于组成乐曲的每个音符的频率值(音调)及其持续时间(音长)是乐曲演奏的两个基本数据，因此需要控制输出到扬声器的激励信号的频率高低和该频率信号持续的时间。四、设计内容1、硬件电子琴(1）原理图（2）.分频器程序--filenameclk_div3.v

2、hd--description:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYClk_Div3ISPORT(clk_in:INSTD_LOGIC;clk_out:OUTSTD_LOGIC);END;ARCHITECTUREmyArchitectureOFClk_Div3isSIGNALcnt1,cnt2:integerrange0to2;SIGNALclk1,clk2:STD_LOGIC

3、;BEGINPROCESS(clk_in)BEGINIFrising_edge(clk_in)THENIFcnt1<2THENcnt1<=cnt1+1;ELSEcnt1<=0;ENDIF;IFcnt1<1THENclk1<='1';ELSEclk1<='0';ENDIF;ENDIF;ENDPROCESS;PROCESS(clk_in)BEGINIFfalling_edge(clk_in)THENIFcnt2<2THENcnt2<=cnt2+1;ELSEcnt2<=0;ENDIF;IFcnt2<1thenclk2<='1';ELSEclk2<='0

4、';ENDIF;ENDIF;ENDPROCESS;clk_out<=clk1ORclk2;END;（3）.七个中音主程序modulebeepx(clk,key,beep,led,ledbt);//模块名称beepinputclk;//系统时钟12MHzinput[7:0]key;//按键输入outputbeep;//蜂鸣器输出端output[7:0]led;output[7:0]ledbt;//LED输出regbeep_r;//寄存器reg[15:0]count,count_end;reg[7:0]key_r;reg[7:0]led_bt;alw

5、ays@(posedgeclk)begincount<=count+1'b1;//计数器加1if((count==count_end)&(!(count_end==16'hffff)))begincount<=16'h0;//计数器清零beep_r<=!beep_r;//取反输出信号endendalways@(key)beginkey_r=key;//取键值case(key_r)8'b11111110:begincount_end=16'h2CCA;key_r=8'b11111001;led_bt=8'b11111110;end//中音1的分频系

6、数值8'b11111101:begincount_end=16'h27E8;key_r=8'b10100100;led_bt=8'b11111110;end//中音2的分频系数值8'b11111011:begincount_end=16'h238D;key_r=8'b10110000;led_bt=8'b11111110;end//中音3的分频系数值8'b11110111:begincount_end=16'h218E;key_r=8'b10011001;led_bt=8'b11111110;end//中音4的分频系数值8'b11101111:b

7、egincount_end=16'h1DE5;key_r=8'b10010010;led_bt=8'b11111110;end//中音5的分频系数值8'b11011111:begincount_end=16'h1AA2;key_r=8'b10000010;led_bt=8'b11111110;end//中音6的分频系数值8'b10111111:begincount_end=16'h17BA;key_r=8'b11111000;led_bt=8'b11111110;end//中音7的分频系数值8'b01111110:begincount_end=1

8、6'h166B;key_r=8'b11111001;led_bt=8'b11111110;end//高音1的分频系数值8'b011111