数据收发论文

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1、实验课程名称数据收发器姓名：殷富有学号：GS12062448院系:ComputerschoolofNUDT专业：微电子实验目的1•熟悉使用VerilogHdl语言；2.熟悉使用Modelsim、DesignComp订er、Linux等工具;3.掌握用VerilogHdl对SRAM读写数据;4.利用状态机分时对SRAM读写。二.实验要求功能描述：设计一个并行接收，串行发送的缓存器，其数据存储使用双端口SRAM（—读一写）实现，SRAM大小为深64、宽32位（64字X32位）。缓存器按32位并行输入接收数据，最多可

2、缓存64组数据,缓存器置全满后不再接收并行数据输入；同时可根据读数请求，按接收数据的顺序，将已接收的32位数据按位串行发送出去，完成该字的发送需将该字地址置为空，又可以放置新的并行输入数据。同时读写同一地址数据时，假设读操作可获取最新写数据。三、实验原理1.顶层原理框图TOP图2.1数据收发顶层模块图CLKRSTWRPRDPFULLDATA_IN[31:0],FrameworkofTopEMPTYdata-out.图2.2读写SRAM顶层原理图2.状态3•接口说明类型名称位宽描述备注inputelk1读、写时钟

3、信号inputrst1同步复位信号，低有效。初始化所有信号，清空SRAM维持有效至少两个时钟周期inputwr_p1写指针，指向所写数据的地址，从0到63.初始化为0,当值为63时若Rd_p_cnt不为0,则继续向0地址存数据，当Wr_p_cnt等于Rd_p时，SRAM满，不可写入inputrd_p1读指针,指向所读数据的地址,从0到63.初始化为0,当Wr_p_cnt值没有达到63时，Rd_p_cnt不值不可大+Wr_p_cnt,当他们都到达过63之后，同时清除相同达到的次数。Rd_p_cnt的值总是要小于W

4、r_p_cnt的值。当Rd_p_cnt等于Wr_p_cnt时‘SRAM空，不可读。inpulDatain32并行输入数据outputDataout1串行输岀数据outputFull1SRAM满信号，高有效outputempty1SRAM空信号，髙有效outputData_cn1串行输出有效，高有效DATAEN4.实现思想由于是单口SRAM不能同时读写数据，我的实现思想是采用状态机不断切换读数据和写数据两个状态，数据输出乂要求串行输出，所以读一个数据等32拍后，又继续写数据。A[9:01lcl*—D[31:0]:

5、cen.Wen[3:0].SRAMQ[31:0]图2.4SRAM原理图PinDescriptionA[9:0]Addresses(A[0]=LSB)D[31:0]DataInputs(D[OJ=LSB)CLKClockCENChipEnable(activelow)WEN[3:0]WriteEnable(activelow.WEN[O]=LSB)Q[31:0]DataOutputs(Q[0]=LSB)图2.5管脚功能描述ReadCycleTiming3「Z—/]ADD!图2.6SRAM

6、读时序操作WriteCycleTimingCLKCENWENADJD[i]/bcxxxxxxxxxxxxxxxpodT^kxxxxx；

7、aultWEN<=4,bOOOO;write_addr<=6,dO;//写地址清零read_addr<=6,dO;//读地址清零data_en<=TbO;//使能无效i〈二31;flag〈二1'bO;//初试为写数据endelsebegin//单口sram读写不断切换状态机case(flag)rbO:if((wrp)&&(!full))begin//写数据CEN<=rbO;WEN<=4'b0000;address〈二{4'bOOOO,write_addr);w_mid_data<=data_in;//数据写入S

8、RAMwrite_addr<=write_addr+1;//写地址加1flag<=l，bl;〃下一打【切换到读数据endrb1:if(!dataen)beginif((rd_p)&&(!empty))begin//读数据CEN<=l，bO;WEN〈二4'bllll;address<={4*bOOOO,read_addr};r_sig_data<=r_mid_data;//读数据read