数字逻辑电路05.ppt

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1、第5章时序逻辑电路5.1时序逻辑电路概述时序逻辑电路的特点:电路在任何时候的输出稳定值,不仅与该时刻的输入信号有关,而且与该时刻以前的电路状态有关;电路结构具有反馈回路.1.时序逻辑电路的基本概念2.时序逻辑电路的结构模型XZQW组合电路存储电路外部输入信号外部输出信号驱动信号状态信号3.时序逻辑电路的描述方法(1)逻辑方程输出方程:Z(tn)=F[X(tn),Q(tn)]驱动方程:W(tn)=G[X(tn),Q(tn)]状态方程:Q(tn+1)=H[W(tn),Q(tn)]说明任何时刻的输出不仅和该时刻的外部输入信号有关,而且和该时刻的电路状态及以前的输入信号有关。(2)状态

2、表输入原状态新状态输出XQnQn+1Z输入原状态QnQn+1/ZX新状态/输出QnQn+1X/Z原状态新状态输入/输出(3)状态图(4)时序图(定时波形图)ResetSetQ4.时序逻辑电路的分类(1)按存储电路中存储单元状态改变的特点分类同步时序电路异步时序电路(2)按输出信号的特点分类米里(Mealy)型摩尔(Moore)型(3)按时序电路的逻辑功能分类计数器寄存器移位寄存器5.2锁存器存储电路由存储器件组成,能存储一位二值信号的器件称为存储单元电路.存储单元电路大多是双稳态电路.双稳态电路特点:①具有两个稳定状态,用0和1表示,在无外信号作用时,电路长期处于某个稳定状态,

3、这两个稳定状态可用来表示一位二进制代码。②它有一个或多个输入端,在外加信号激励下,可使电路从一个状态转换成另一个状态。两类存储单元电路:(1)锁存器(2)触发器锁存器:直接由激励信号控制电路状态的存储单元.触发器:除激励信号外,还包含一个称为时钟的控制信号输入端.激励信号和时钟一起控制电路的状态.锁存器和触发器工作波形示意图:ResetSetQSetResetClockQSRQQSRQQC1.RS锁存器的电路结构及逻辑符号≥1≥1SDRDQQSRQQSRQQ或SD:置位端(置1端);RD:复位端(置0端);两个输入端(激励端):定义:Q=0,Q=1为0状态;Q=1,Q=0为1状

4、态.5.2.1普通锁存器2.RS锁存器的逻辑功能分析设:电路的原状态表示为Qn,新状态表示为Qn+1.①SD=0;RD=0(无激励信号),有下列两种情况:≥1≥100QQ0110≥1≥100QQ0101结论:Qn+1=Qn②SD=0;RD=1(置0信号有效):≥1≥101QQ0110结论:Qn+1=0③SD=1;RD=0(置1信号有效):≥1≥110QQ1001结论:Qn+1=1④SD=1;RD=1(置0、置1同时信号有效):≥1≥111QQ0000作用时≥1≥100QQ0110≥1≥100QQ0101激励信号同时消失后一般情况下,SD=RD=1应禁止使用。RS锁存器的约束条件

5、:SDRD=0。由与非门构成的RS锁存器:&&SDRDQQSRQQSRQQ或3RS锁存器的功能描述SDRDQnQn+1000000110100011010011011110×111×}保持}置0}置1}禁止①特性表②特性方程Qn+1=SD+RDQnSDRD=03.RS锁存器的功能描述(1)特性表SDRDQnQn+1000000110100011010011011110×111×}保持}置0}置1}禁止(2)特性方程Qn+1=SD+RDQnSDRD=0(3)状态图SD=1RD=0SD=0RD=1SD=×RD=0SD=0RD=×01(4)RS锁存器工作波形图(初态假设为0)SDRD

6、QnQn+1000000110100011010011011110×111×000000000000000000011111111111××SDRDQQ4.RS锁存器的VHDL描述LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYrslatchISPORT(nr,ns:INstd_logic;q,qb:BUFFERstd_logic);ENDrslatch;ARCHITECTURErtlOFrslatchISSIGNALq_temp,qb_temp:std_logic;BEGINq<=NOT(nsANDqb);qb<=NOT(nrANDq

7、);ENDrtl;RS锁存器应用:电子报信器5.5.2门控锁存器在RS锁存器的基础上,加控制信号,使锁存器状态转换的时间,受控制信号的控制.≥1≥1&&RDSDRSCQQ1SC11RQQ1.门控RS锁存器(1)门控RS锁存器的电路结构及逻辑符号RD=R·CSD=S·C当C=1时:门控RS锁存器功能和RS锁存器完全相同;当C=0时:RD=SD=0,锁存器状态保持不变.(2)门控RS锁存器的逻辑功能分析1)门控RS锁存器特性方程:Qn+1=S+RQnSR=0{C=1时成立(3)门控RS锁存器的逻

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