基于FPGA数字式频率计设计.doc

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1、电子科技大学实验报告实验科目：XX电子技术综合实验指导教师：XXXX实验地点：XXXX学生姓名：XXXX学号：XXXX基于FPGA数字式频率计设计摘要本文介绍了频率计的基本原理和相应的测量方案，数字频率计由放大整形电路、闸门选择电路、分频器电路、门控电路、十进制计数器电路、锁存器电路和扫描显示控制译码系统组成。通过放大整形电路被测信号变成脉冲信号，而闸门选择电路产生不同开通时间T,由分频器电路提供时基信号，作为时间基准。门控电路产生闸门开通、计数器清零和锁存器的锁存信号，计数器将被测信号的频率以十进制的形式记下来，锁存器将十进制计数器所计得的数形式记下来，扫描显示控制译码系统实现消隐

2、无意义零输出结果的数字显示。最终采用了一种基于FPGA的数字频率的实现方法。该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成，可以在较高速时钟频率（100MHz）下正常工作。该设计的频率计能准确的测量频率在10Hz到1MHz之间的信号。使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最终下载到芯片Spartan-II上取得良好测试效果。关键词：FPGA，VHDL，ISE，自顶向下。目录摘要……………………………………………………………………………………………1第一章　引言1.1数字系统设计方法概述……………　…………………………………………31.2

3、VHDL简介……………………………………………………………………41.3技术指标要求…………………………………………………………………….5第二章　数字式频率计的总体设计1　　　原理简述42.1.1频率或时间的原始基准42.1.2.1电子计数器测频方法52.1.2.2电子计数器的测频原理62.1.3误差分析72.1.3.1±1误差72.1.3.2标准频率误差82.1.3.3结论92.1.4.1测量周期的必要性92.1.4.2测量周期的基本原理102.1.4.3误差分析102.1.4.4倒数计数器112.1.5等精度测量132　　　方案设计……………………………………………………………

4、……………..8第三章　数字式频率计的单元电路设计1各模块的功能及实现163.1晶体振荡电路163.2分频器163.3波形整形电路193.4闸门选择器193.5测频控制器213.6频率计数器243.7锁存器263.8扫描显示控制译码系统27第四章　数字式频率计的实现4.1顶层原理图314.2分配引脚和下载实现324.3测试结果324.4结论334.5心得体会：33　　　　　　　　　　　　　第一章　引言1.1数字系统设计方法概述数字系统设计是高层次设计，概念驱动式设计，无须通过门级原理图描述电路，而是针对设计目标进行功能描述，由于摆脱了电路细节的束缚，设计人员可以把精力集中于创造性的概

5、念构思与方案上，一旦这些概念构思以高层次的形式输入电脑后，EDA系统就能以规则驱动的方式自动完成整个设计。可编程逻辑器件和EDA技术使传统设计方法发生了质的变化,把以前“电路设计+硬件搭配+调试焊接”转化为“功能设计+软件模拟+仿真下载”。利用EDA开发平台，采用可编程逻辑器件CPLD/FPGA，使硬件的功能可通过编程来实现，这种新的基于芯片的设计方法能够使设计者有更多机会充分发挥创造性思维，实现多种复杂数字逻辑系统的功能，将原来由电路板设计完成的工作放到芯片的设计中进行，减少了连线和体积，提高了集成度，降低了干扰，大大减清了电路设计和PCB设计的工作量和难度，增强了设计的灵活性，有

6、效地提高了工作效率，增加了系统的可靠性和稳定性，提高了技术指标。因此，论文将详细介绍基于VHDL语言设计的数字频率计，从原理框图、源程序设计与调试到仿真和下载，使电子爱好者对EDA设计有深刻的认识。而采用的传统的电路设计方法有利于电子电路初学者加强对电路原理，器件资料，电路板设计和电路的硬件调试的认识和理解。基于基本FPGA设计电路的方法是学习电路知识的必经阶段，对培养电路设计能力有很大的好处。1.2　VHDL简介VHDL语言是一种标准化的硬件描述语言。设计者可以通过它编写代码，然后用模拟器验证其功能，再将设计代码综合成门级电路，最后下载到可编程逻辑器件（CPLD,FPGA）来实现一

7、个电子系统的设计。由于VHDL语言具有支持大规模设计和再利用已有设计等优点，因此使用VHDL语言来设计数字系统已成为一种潮流。VHDL语言程序基本结构如图1，　包括实体（Entity）、结构体（Architecture）、配置（Configuration）、库（Library）、程序包（Package）。实体（说明）用来定义系统的输入输出端口，包括类属说明、端口声明和数据类型三部分；结构体的作用是定义系统（或模块）的行为、元件及内部的连接关系，即描述其逻辑