串口硬件设计文档

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1、空调温控器设计方案版本信息序号版本号修改信息说明修改人时间V1.0设计方案初稿12目录1概述21.1硬件结构连接21.2半双工串行通信数据格式21.2.1一次收发数据传输格式21.2.2连续收发的数据传输格式21.3MAX3483CSA介绍21.4软件访问接口函数流程图32.半双工串行收发器接口32.1接口设计框图32.2接口描述42.3接口定义43.控制模块53.1功能描述53.2内部寄存器说明53.3结构框图63.4接口定义64.接收模块74.1功能描述74.2设计框图74.2.1总体设计框图74.2.2接收控制逻辑部分84.3接口定义84.4接收时序图95.发送

2、模块95.1功能描述95.2设计框图95.2.1总体设计框图95.2.2发送控制逻辑部分105.3接口定义115.4发送时序图11121概述1.1硬件结构连接该方案实现nios核中半双工串行收发器接口和外接单片机之间的通信，通信线路之间采用MAX3483，传输协议遵照UART半双工串行收发通信方式。接口位置如图1中半双工串行收发器接口。图1硬件结构连接1.2半双工串行通信数据格式1.2.1一次收发数据传输格式1.2.2连续收发的数据传输格式1.3MAX3483CSA介绍MAX3483CSA采用半双工通信方式，RO和DI端分别为接收器的输出和驱动器的输入端，与单片机连接

3、时只需分别与单片机的RXD端和TXD相连，/RE和DE端分别为接受和发送的使能端，/RE为逻辑0时，器件处于接收状态，当DE为逻辑1时，器件处于发送状态。121.4软件访问接口函数流程图图2发送接收数据过程2.半双工串行收发器接口2.1接口设计框图图3半双工串行收发器结构图122.2接口描述收发器接口总结构如图4所示，在默认和复位情况下收发器处于发送状态。在发送状态，查询到控制寄存器的值为0，并且tr_space为高时，则将DE和/RE清0，此时收发器从发送状态切换到接收状态。在接收状态，查询到控制寄存器的值为1，并且r_space为高时，则将DE和/RE置1，收发器

4、从接收状态切换到发送状态。发送状态时，在发送空闲（tr_space为高）期间检测到发送数据缓冲寄存器有数据（tr_buf_empty_ind为低），首先将缓冲器的数据搬到移位寄存器，并且给高位加1，低位加0，同时将tr_buf_empty_ind信号置高，接着启动发送波特率计数器，同时将tr_space信号清0，然后每隔16个uart_clk时钟周期发送1位数据，发送完最后1位数据后，再次将tr_space置高，表示发送空闲。接收状态时，首先检测下降沿，当检测到下降沿后，将re_space信号清0，同时启动接收数据波特率计数器，当计数器加到8时，采样RO的值，为低，表

5、示此时是一个起始信号，然后每隔16个uart_clk时钟周期接收1位数据，当接收到第9位数据，也就是停止位时，判断停止位是否正确，若正确则将数据写到接收缓冲寄存器，同时将re_space信号置高，若停止位不正确则给出一个帧出错指示信号，并放弃数据输出。当把数据从移位寄存器写到接收缓冲寄存器时，将re_buf_full_ind置高，当cpu把数据从接收缓冲寄存器读走，将re_buf_full_ind信号清0。fpga_clk为cpu工作时钟，频率为66.66MHZ，uart_clk为串行收发器接口的采样时钟，频率为串口数据传送波特率的16倍，数据传送的波特率为9600b

6、ps。2.3接口定义序号引脚名称I/O功能描述备注1.rst_nI复位信号，低有效2.fpga_clkIcpu工作时钟，频率为66.66MHZ3.nios_csIcpu发送的片选信号，低有效4.nios_wrIcpu发送的写使能，低有效5.nios_rdIcpu发送的读使能，低有效6.nios_adder[1:0]Icpu访问接口内部寄存器的地址7.nios_data_in[7:0]Icpu向外接单片机中发送的数据8.nios_data_out[7:0]OCpu从外接单片机中接收的数据9.ROI串行数据接收引脚10./REO接收使能，低有效11.DIO串行数据发送引脚

7、121.DEO发送使能，高有效2.TIO发送完成信号，高有效14RIO接收完成信号，高有效15fram_errorO帧出错信号，高有效3.控制模块3.1功能描述该模块主要实现以下功能：l根据tr_space、re_space和控制寄存器的值改变DE和/RE，实现收发器状态的切换l生成发送缓冲器写使能，接收缓冲器读使能，状态寄存器读使能信号。3.2内部寄存器说明序号寄存器名称读/写地址寄存器说明备注1.control_reg读写00读写控制寄存器，最低位为读写判断位，0，表示发送，1表示接收。其它位保留。2.uart_state只读01状态寄存器，8位