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1、燕山大学课程设计说明书第一章引言数字电子技术的应用一直在向着广度和深度扩展。时至今日,“数字化”的浪潮几乎席卷了电子技术应用的一切领域。由于电子产品的更新周期日益缩短,新产品开发速度日益加快,因而对电子设计自动化(EDA)提出了更高的要求,也有力地促进了EDA技术的发展和普及。在数字集成电路方面,电路的集成度如摩尔定律(Moore’sLaw)所预言的那样，以每1-2年翻一番的速度增长，使电路的复杂程度越来越高、规模越来越大。同时，在基本技能方面，对使用EDA工具的能力也提出了更高的要求。因此，学好EDA课程设计至关重要。10燕山大学课程设计说明
2、书第二章设计说明1.器件介绍-集成十进制加法计数器74160集成同步十进制加法计数器74160。图2-1给出了74160的引脚排列图和逻辑符号图。除了具有十进制加法计数功能外，还具有异步复位、同步预置数和计数状态保持、对输入的时钟信号进行分频等功能。CLRN为异步复位端,LDN为预置数控制端,A-D为预置状态输入端,RCO为进位输出端,ENT和ENP为工作状态控制端(双使能端)。型号时钟方式触发方式进制数计数方式复位方式置数方式进借位方式使能方式74160同步上升沿10加法异步0有效同步0有效有双使能1有效图2-174160逻辑符号图表2-17
3、4160功能特性表2-2是74160的功能表,它给出了各种控制信号作用下计数器的工作状态,具体如下。序号CLKCLRNLDNENPENT工作状态1×0×××复位2↑10××预置数3↑1111正常计数4×11×0保持,且C=05×1101保持表2-274160的功能表⑴当CLRN=0时,无论其他功能端为何状态,计数器都将复位,有QD～QA=0000(注:QD为状态端最高位)。⑵当CLRN=1、LDN=0时,计数器处于预置数状态。在出现此情况后的第一个CLK上升沿,将预置输入端加载的数据送入计数器,即有QD～QA=D～A(注:D为置入端最高位)。⑶
4、只有当CLRN=LDN=1,并且ENP=ENT=1时,计数器才能进行正常的计数工作。在每个CLK的上升沿,计数值加一。⑷当CLRN=LDN=1,并且ENP任意,ENT=0时,计数器处于保持状态,但进位信号RCO=0。⑸当CLRN=LDN=1并且ENP=0、ENT=1时,计数器处于保持状态,此时进位信号RCO取决于所保持的计数状态值。2.模块介绍①一百进制加法计数器采用串行进位将两片74160级联成一百进制计数器。以低位片的进位输出作为高位片的时钟信号。如图210燕山大学课程设计说明书-2所示,两片74160采用串行进位方式连接。以第一片的进位输
5、出信号RCO通过反相器后连接到第二片的时钟端上。这样每计入10个脉冲,第一片的进位输出信号RCO输出一个正脉冲,反相后变为负脉冲,其上升沿正好对应第十个脉冲,第二片数值增加一。图2-2一百进制加法计数器②六十进制加法计数器利用整体置零法将两片74160接成六十进制计数器。如图2-3所示,首先采用并行进位法将两片74160级联,构成一百进制计数器,然后将一个四输入与非门的四个输入端分别连接第一片74160的QD、QA端和第二片74160的QC、QA端,输出端同时连接两片74160的同步预置数控制端LND。计数器起点状态为0,当计入第五十九个脉冲后
6、,即第一片74160的值为九,和第二片74160的值为五时,与非门输出低电平,两个LND=0。这样,当第六十个脉冲输入时,两片计数器被同时置零,完成一个计数循环。③分频器74160十进制加法计数器完成一个工作循环需要输入十个脉冲,分别对应十个状态。这些状态按照四位二进制数值递增的顺序进行变化,即加法计数。如图2-4,如果设CLK周期为T,则QD输出的波形周期为10T。从频率角度考虑,如果设CLK频率为f,则QD输出的脉冲波形频率为1/10f。由此看出计数器具有对输入的时钟信号进行分频的功能,可作为分频器使用。QD为对时钟信号的10分频。10燕山
7、大学课程设计说明书图2-3六十进制加法计数器图2-4分频器3.数字跑表总电路图如图2-5,一百进制计数器作为数字跑表的百分秒位。与一百进制计数器输出端相连的六十进制计数器做秒位。与秒位相连的六十进制计数器做分钟位。分频器对输入的时钟信号CLK进行10分频后,QD输出端接一百进制计数器的时钟信号输入端。一百进制计数器的输出端通过反相器后连接到秒位的时钟信号输入端,这样每计入一百个脉冲,一百进位计数器的高位片进位输出信号输出一个正脉冲,反相器使其变为负脉冲,其上升沿正好对应第一百个脉冲,使秒位的低位片增加一。同理秒位由于经过与非门输出,不需再接入反
8、相器,直接接入分钟位的时钟信号输入端。这样,秒位每计入六十个脉冲,秒位高位片的输出信号变为负脉冲,使其上升沿正好对应秒位的第六十个脉冲,使分钟位的低位
