eda技术与vhdl实验指导书

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1、EDA技术与HDL实验指导书吉林大学珠海学院二零一一年制定36目录实验一：实验环境和平台的建立1实验二：组合逻辑电路设计12实验三：多层次设计14实验四：时序逻辑电路设计（一）18实验五：时序逻辑电路设计（二）20实验六：分频器的设计22实验七：通用移位寄存器的设计23实验八：数码管扫描显示的设计24实验九：正弦信号发生器的设计26实验十：序列检测器的设计3636实验一：实验环境和平台的建立一、实验目的：熟悉QuartusII的VHDL文本设计流程，学习8-3编码器的设计、仿真。二、实验内容：用VHDL编写8-3编码器的VHDL代码并仿真。三、实验环境PC机（

2、Pentium100以上）、AlteraQuartusII6.0CPLD/FPGA集成开环境。四、实验原理在数字系统中，常常需要将某一信息（输入）变换为某一特定的代码（输出）。把二进制码按一定的规律排列，例如8421码、格雷码等，使每组代码具有一特定的含义（代表某个数字或是控制信号）称为编码。具有编码功能的逻辑电路称为编码器。编码器有若干个输入，在某一时刻只有一个输入被转换为二进制码。例如8线-3线编码器和10线-4线编码器分别有8输入、3位输出和10位输入、4位输出。8线-3线编码器的真值表见表1-1，管脚图如图1-1所示。输入输出A7A6A5A4A3A2A

3、1A0Y2Y1Y00000000100000000010001000001000100000100001100010000100001000001010100000011010000000111表1-18-3编码器真值表图1-18-3编码器管脚图36一、实验步骤1、打开QuartusII6.0软件，选择File

4、NewProjectWizard新建一个工程，在对话框中第一行选择工程路径，并为该工程新建一个文件夹，本例更改路径为D:testvhdlexp1。工程路径最后为D:testvhdlexp1；第二行输入工程名bm8_3；第三行是工程顶层设计文

5、件名，该顶层设计文件名一定要与设计文件中模块名一致，可以与工程名不同，但一般都和工程名一致，（注意：在QuartusII中区分大小写）这里输入bm8_3；如图1-2所示。图1-2在QuartusII里面新建工程（1）2、单击“Next”，此对话框是向工程中添加设计文件的。现在还没有写设计文件，所以没有文件可以添加；直接单击“Next”，进入器件选择对话框。在Family下拉菜单中选择CycloneII系列。然后在Filters下的Package下拉菜单中选择封装形式FBGA，Pincount下拉菜单中选择管脚数484，Speedgrade下拉菜单中选择速度级别

6、8；然后在Availabledevices中选择EP2C20F484C8器件。如图1-3所示。36图1-3在QuartusII里面新建工程（2）1、单击“Next”进入选择其他EDA工具对话框，这里都不选，直接单击“Next”进入工程信息对话框，列出了工程名，模块名和器件名等信息，如图1-4所示图1-4在QuartusII里面新建工程（3）364、最后单击“Finish”完成工程建立。5、新建设计文件，选择File

7、New，在New对话框中选择DeviceDesignFiles下的VHDLFile，单击OK，完成新建设计文件。如图1-5所示。图1-5在Quat

8、tusII里面新建文件6、在新建设计文件中输入VHDL程序，如图1-6所示。图1-6在QuartusII里面输入代码本例只有一个设计文件，即为顶层设计文件，它的模块名一定要与顶层设计文件名bm8_3一致，然后保存到工程文件夹exp1下，命名为bm8_3，即为顶层设计文件。如图1-7所示。36图1-7保存文件7、保存后，利用QuartusII进行全程编译，选择工具栏里的Processing->StartCompilation进行编译，如图1-8所示。图1-8全程编译后错的报告信息8、编译通过后进行时序仿真，选择工具栏里的File

9、New，在New对话框中选择Ot

10、herFiles下的VectorWaveformFile，单击OK，完成新建仿真波形文件。如图1-9所示。36图1-9新建仿真波形文件9、设置仿真时间区域。图1-10设置仿真时间长度10、将工程bm8_3的端口信号节点选入波形编辑器中。图1-11打开信号节点查询端口11、将工程bm8_3的端口信号节点选入波形编辑器中。36图1-12向波形编辑器拖入信号节点12、编辑输入波形图1-13最后设置好的vwf仿真激励波形文件图13、选择工具栏里的Processing

11、StartSimulation进行仿真，观察结果。36图1-14进行仿真14、在仿真没有问题以后，先利

12、用QuartusII编译一次，然后分配