eda计数器的设计

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1、EDA课程设计实践环节十进制计数器的设计院系：物理与电气工程学院专业：电气工程及其自动化班级：12专升本姓名：李占伟学号：121154021十进制计数器的设计一、实验目的熟悉QuartusII的VerilogHDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。二、实验闪容编写Verilog程序描述一个电路，实现以下功能：设计带有异步复位、同步计数使能和可预置型的十进制计数器。具有5个输入端口(CLK、RST、EN、LOAD、DATA)。CLK输入时钟信号；RST起异步复位作用，RST=O,复位；EN是时钟使能，EN=1，允许加载或计数；LOAD是数据加载控制，LOAD=

2、O,MN部寄存器加载数据；DATA是4位并行加载的数据。有两个输出端U(DOUT和COUT)。DOUT的位宽为4,输出计数值，从0到9;COUT是输山进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。二、设计思路和要求的分析这是十进制计数器的VHDL代码设计，因为十进制宥十个状态，所以输入数裾和输出状态需要四位宽，.其中输入端口有aclr清零端，clock吋钟信号，cnt_en使能端，data[3..0]数据输入，sload装载使能，当aclr为高电平有效时，输岀清零，从0开始，计数为时钟信号clock的上升沿到来时且使能端cnt_en为高电T有效时自动加1(sload

3、为低电平时)，如果装载使能sload为高电平冇效时，贝1J装载数据data[3..0]，输出端口有两个，分别为cout(当q[3..0]为9吋输出为高电平)，q[3..0]变化为0—9循环变化。三、实验原理及程序按规定编写程序如下：moduleCNT10(CLK,RST,EN,LOAD,COUT,DOUT,DATA);inputCLK,EN,RST,LOAD;i叩ut[3:0]DATA;output[3:0]DOUT;outputCOUT;reg[3:0]Q1;regCOUT;assignDOUT=Ql;always@(posedgeCLKornegedgeRST)begini

4、f(!RST)Q1〈=0;elseif(EN)beginif(!LOAD)Q1<=DATA;elseif(Ql<9)Q1<=Ql+1;elseQ1<=4’bOOOO;endendalways@(Q1)if(Ql==4’h9)COUT=fbl;elseCOUT=1’bO;endmodule以上程序说明了：1、RST在任意时刻有效时，计数也能即刻清0。2、当EN=1,且在时钟CLK的_卜.升沿时刻LOAD=O时,4位输入数裾DATA=7被加载，在LOAD=1后作为计数器的计数初值，计数到9时，COUT输出进位1。3、当EN=1,RST=1,LOAD=1时，计数正常进行，在计数数据等

5、于9时进位输出高电肀。四、仿真过程1、在非C盘中建立一个CNT10的文件夹，启动QuartosII软件，新建一个VerilogHDLFile2、编写如图的Verilog程序，存盘，文件名为CNT10.V。存盘后会出现如阁所示的对话框，问是否建立一个新的工程，点击“是”。存为5X2注意卜*图画红圈的部分，名称一定耍和程序的名称一样然后添加工程文件选择如图所示的元件=1；

6、^thc«»-=>»w«»lv-or»«_l*J<=•*✓•<□•<*毗otvro«_m"UMlot»or«.匚，ro«..dv«Fov，“ly.1l；v<=ilor^

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9、<-o•how>•I*i最后完成工程的建立，进行编译。通过编译后，建立波形文件点击Edit-^EndTime，在Time输入50us，如图所示EtiedTimeTime:150(IC4V•=^x^t=»ri«i«_»rIoph«_»r»4P:Endtim<^c>xte*n9i<=>np>e*rsignal:Gign，《al卜J■amc*I[lirection■f~l«adix

10、[xtension按住键盘上的Ctrl+w键

11、入全屏模式，点击View—UtilityWindows—NodeFinder,Filter中选择Pins:all,点击List,得到如图所示的结果r**JFir^-d^rM^mocl:Cook,in：rr▼■Filter:

12、Pins:oil▼■C»4«tomisI—Mo