fpga_asic-数字锁相位同步提取的vhdl实现

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数字锁相位同步提取的VHDL实现詹鹏郭勇赖武刚蔡顺燕（成都理工大学四川成都610059）摘要：本文设计了一种在数字通信系统中的数字锁相位同步提取方案，详细介绍了本设计的位同步提取原理及其各个组成功能模块的VHDL语言实现，并在QuartusII开发平台上仿真验证通过。本设计采用VHDL语言编程且在FPGA芯片上实现，具有可移植性好、体积小、低功耗、可靠性高、方便维护和升级等优点，增强了系统的可靠性和稳定性。经验证该位同步提取设计方案能够快速的提取位同步时钟，稳定性好。关键词：位同步；FPGA；VHDL；锁相环；数字通信分类号：TP311,TN919文献标识码：BImplementationofDigitalphase-lockedBitSynchronousextractbasedonVHDLZHANPengGUOYongLAIWu–gangCaiShun-yan(ChengduUniversityOfTechnologySiChuanChengDu610059)Abstract：Thisarticlehasdesignedonekindofdigitalphase-lockedbitsynchronousextractionprojectinthedigitalcommunicationsystem,introducedbitsynchronousextractionprinciplesandVHDLlanguagerealizationofeachcompositionfunctionmoduleindetail,andhavepassedthesimulatinginthedevelopmentplatform-QuartusII.ThisdesignisachievedinaFPGAchipusingVHDLlanguagetoprogram.Ithasthemeritsofgoodtransplant、smallsize、low-powerconsumption、highreliability、facilitatetomaintainandupgrade,andsoon…enhancedthereliabilityandstabilityofdigitalcommunicationsystem.Thisdesigncancompletebitsynchronousclockextractionrapidlyandgoodstabilityafterconfirmation.Keywords:BitSynchronous；FPGA；VHDL；Phase-lockedloop；DigitalCommunication1．引言在数字通信系统中，发送端按照一个确定的时钟逐个传送码元。在接收端须有一个准确的抽样判决时钟才能正确判决所接收到的码元，因此，在接收端需要有一个与发送端的时钟脉冲序列相一致的确定抽样判决时刻的时钟脉冲序列，在最佳判决时刻对接收到的码元进行抽样判决，我们把在接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步。实现位同步的方法有直接法和插入导频法两种，而直接法又分为滤波法和锁相法，本文讨论的是采用数字锁相法实现位同步提取。在一般数字通信系统设计中，同步单元电路大多以标准逻辑器件按传统数字系统设计方法设计而成，其缺点是逻辑规模小、功耗大、可靠性低。随着可编程逻辑器件FPGA的广泛应用，数字系统的设计变得更加的方便和灵活。本设计采用VHDL语言编程实现，将位同步提取电路集成在一片FPGA芯片上，具有体积小，功耗低，可靠性高的特点。2．位同步提取原理位同步提取总体原理框图如图1所示，主要由过零提取、鉴相器、脉冲形成、脉冲加减控制和N分频器几个部分组成。输入的非归零二进制码元经过零提取后送入鉴相器，鉴相器对过零提取后的输出码元ui的相位与位同步提取后输出信号uo的相位进行比较，当位同步提取输出信号uo的相位超前时输出一个减脉冲信号usub，滞后时输出一个加脉冲信号uadd，然后送入脉冲加减控制器，脉冲加减控制器根据鉴相器的输出信号uadd和usub来控制 对输入的两路时钟脉冲信号p1和p2的打开与关闭，p1和p2是由脉冲形成器送入的两路相位差为180度、频率都是Nf0的时钟信号。脉冲加减控制器输出的信号经过N分频器后输出频率为f0的同步时钟信号，也就是我们所需要的位同步信号。从框图中可以看到，信号经鉴相器、脉冲加减控制器和N分频器后又回到鉴相器，形成一个锁相闭环回路，此锁相回路不断的对输出的位同步时钟信号uo的相位进行调整,最终达到时钟同步。码元输入uiusub过零提取鉴相器本地时钟uadd加脉冲减脉冲2Nfo位同步输出p1uoN分频器脉冲加减控制脉冲形成p2图（1）锁相位同步提取原理框图要使输出的位同步时钟与接收的码元同步就要根据鉴相器的输出来不断的调整输出的位同步时钟的相位，由鉴相器输出的加、减脉冲控制信号来相应的增加或扣除脉冲，也就相应的加快或者延迟了N分频器（其实是一个计数器，记满N个脉冲后电平翻转）记满N个脉冲的时间，从而调整了位同步输出信号的相位。3．位同步提取的VHDL实现3.1．过零提取过零提取的原理是：每当输入码元电平翻转时就产生一个脉冲，这些脉冲反映了发端时钟的相位信息，以此信息为参考基准经锁相后获得同步时钟。用VHDL实现过零提取的方法是：把输入的二进制码元经过延迟后与未经延迟的二进制码元相异或即可。数字电路中的延迟可由级连的D触发器来实现，改变级连的个数就可以改变延迟的时间，这在VHDL中设几个信号变量就可以实现。以下是用VHDL语言实现过零提取的部分代码：process(clk)beginifclk'eventandclk='1'thend1<=codein;d2<=d1;d3<=d2;endif;…………………………endprocess;codeout<=(codeinand(notd3))or((notcodein)andd3);…………………………完成延迟所需的时钟由本地时钟提供，过零提取所得脉冲信号的电平宽度不能太宽或太窄，一般取码元周期的1/10为宜。3.2．鉴相器鉴相器对输出的位同步信号的相位与码元经过零提取后的信号进行比较，判断出位同步 时钟是超前还是滞后，如果相位滞后则发出一个加脉冲信号，使同步时钟相位向前调整，反之则发出一个减脉冲信号，使同步时钟相位向后调整，最终达到时钟同步。达到同步的时候既有加脉冲信号也有减脉冲信号，其效果就相当于此时的相位不做调整。可见此时的相位调整处于动态平衡中，在VHDL语言中通过简单的与、非运算就可实现鉴相器的功能。3.3．脉冲形成脉冲形成部分的功能是由输入的频率为2Nf0的本地时钟产生两路相位差为180度且频率都是Nf0的时钟信号，两路时钟脉冲信号的高电平是错开的，这样就方便脉冲加减控制器对脉冲进行增加或扣除。在VHDL语言中实现时可以设两个信号变量，分别以本地时钟的上升沿和下降沿为触发信号对本地时钟进行二分频，然后将两个二分频信号变量进行简单的与、非运算就可以实现。部分代码如下：process(clk)beginifclk'eventandclk='1'thentemp1<=nottemp1;endif;endprocess;process(clk)beginifclk'eventandclk='0'thentemp2<=nottemp2;endif;endprocess;out1<=temp1andtemp2;out2<=(nottemp1)and(nottemp2);………………………………..3.4．脉冲加减控制脉冲加减控制器是根据鉴相器输出的加减脉冲控制信号来增加或扣除由脉冲形成器送入的两路时钟脉冲，由此来调整输出的同步时钟的相位。用VHDL语言实现该功能十分方便，如果要扣出脉冲只需把其中一路信号的脉冲在相应位置与‘0’做‘与’运算，如果要增加脉冲则把另外一路时钟与第一路时钟在相应位置做或运算即可实现，VHDL语言部分代码如下：process(clk1)beginaddtemp<=incandclk1;endprocess;process(clk2)begindectemp<=(notdec)andclk2;endprocess;dout<=addtempordectemp;………………………………………….4．位同步提取顶层设计与仿真结果分析 本位同步提取方案顶层设计如图2所示，各个功能模块均采用VHDL语言编程实现，并在QuartusII上仿真通过。weifenjianxiangclkcodeoutwfincqCODEININPUTcodeindoutzhVCCinstinst3jjkzqfenpinincmaicongdecCLKOUTOUTPUTcoutclkfenclk2out1clkINPUT40Fclk1out2VCCinst7inst5inst2图（2）顶层设计图位同步提取相位锁定的全过程仿真波形如图3所示，刚开始时输出的同步时钟超前，鉴相器输出减脉冲控制信号，使同步输出时钟的相位向后逐渐调整，最后达到相位锁定，即达到了时钟同步。从波形图可以发现：当相位锁定时，鉴相器输出了加脉冲控制信号后也输出了减脉冲控制信号，由此可见，相位锁定时相位的调整是处于一个动态平衡之中。图（3）仿真波形图5．结论本设计提取的同步时钟的最大相位误差为360/N度，N值的大小由编程设定,N值取的越大则相位误差越小，但N越大则达到同步锁定的速度就越慢。我们应当兼顾速度和精度来适当的选取N的值。本设计采用VHDL硬件描述语言编程实现，并下载到了FPGA芯片EP1C3T144C8中，经验证该时钟同步提取的锁定速度快，精度高。采用可编程器件FPGA来实现位同步提取电路，拥有体积小、功耗低、可靠性高等特点，提高了数字通信系统的稳定性和可靠性，降低了系统的复杂程度，便于系统维护和升级。参考文献管立新等帧同步系统的FPGA设计［J］微计算机信息2006年第9-2期第177-178页段吉海黄智伟基于CPLD/FPGA的数字通信系统建模与设计[M]电子工业出版社2004樊昌信等通信原理（第五版）[M]国防工业出版社2003谭会生矍逐春EDA技术综合应用实例与分析[M]西安电子科技大学出版社2004刘连青数字通信技术[M]机械工业出版社2003 黄正谨等CPLD系统设计技术入门与应用[M]电子工业出版社2002作者简介:詹鹏（1982－），男，在读研究生，成都理工大学通信与信息系统专业研究生.ZHANPeng(1982－)，Male，PostgraduateStudent，MajorincommunicationandinformationsystemofChengduUniversityofTechnology郭勇（1960－），男，教授，工学硕士，现任成都理工大学电子信息工程系系主任.GUOYong(1960－)，Male，Professor，EngineeringMaster，DirectoroftheinformationtechnologydepartmentofChengduUniversityofTechnology赖武刚（1982－），男，在读研究生，成都理工大学通信与信息系统专业研究生.LAIWu–gang(1982-)，Male，PostgraduateStudent，MajorincommunicationandinformationsystemofChengduUniversityofTechnology蔡顺燕（1981－），女，在读研究生，成都理工大学信号与信息处理专业研究生.CaiShun-yan(1981－)，Female，PostgraduateStudent，MajorinsignalandinformationprocessingofChengduUniversityofTechnology项目资助:含流体裂缝非均匀介质电磁场响应的数值计算方法研究国家自然科学基金，编号：40374027创新点：采用数字锁相技术实现位同步的提取，且在FPGA上实现，具有锁定速度快，精度高的特点。经济效益：采用可编程器件FPGA来实现位同步提取电路，拥有体积小、功耗低、可靠性高等特点，提高了数字通信系统的稳定性和可靠性，降低了系统的复杂程度，便于系统维护和升级。通信地址:成都理工大学研究生院榕树园4单元4-3邮编：610059Email:zhanp324@163.com