eda实验指导书verilog版

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1、实验一QUARTUSⅡ的设计流程[输入方式：文本输入、图形输入、波形输入等]一、实验目的：1、掌握QUARTUSⅡ安装过程；2、熟悉QUARTUSⅡ设计环境；3、掌握QUARTUSⅡ的设计过程。二、实验内容：用文本输入法设计一个半加器。三、实验步骤：一、安装QUARTUSII。注：第一次安装QUARTUS要安装license。二、QUARTUSⅡ设计开发步骤（一）、创建工作文件夹在windows中建立一个文件夹（又称工作库或WORKLIBRARY），用于保存设计工程项目的有关文件。注：设计工程项目的有关文件不能

2、保存在根目录下，必须保存在一个文件夹之下。例如建立的文件夹：E：HADD（二）、启动QuartusII点击QUARTUSⅡ9.0图标打开QUARTUSⅡ9.0设计窗口。（三）、设计文件输入1、打开输入文件编辑器点击菜单Fileew…新建立一个文本设计文件。用文本输入法输入程序。程序见附录。2、保存文件，文件名名同实体名。后缀.v（四）、全编译（逻辑综合）1、创建工程点击菜单FileNewProjectWizard…….进行工程设置。完成工作文件夹的选定、工程名、顶层设计文件名、编程器件的确定等工程。2、

3、编译前的相关设置设置⑴选择PLD芯片：AssignmenmtsSettingsDevice弹出的窗口中选择选择芯片。⑵选择配置芯片的工作方式：AssignmenmtsSettingsDeviceDevice&PinOptions弹出的窗口中首选General项，在Options栏中选择Auto-restart-configurationaftererror.⑶选择配置芯片和编程方式：AssignmenmtsSettingsDeviceDevice&PinOptions弹出的窗口中选择Config

4、uration栏，在窗口中设置配置方式，配置芯片和是否生成压缩的配置文件。⑷选择输出设置：保持默认。⑸选择目标器件闲置引脚的状态：AssignmenmtsSettingsDeviceDevice&PinOptions弹出的窗口中选择UnusedPins栏,在窗口中对闲置的引脚设置，推荐设置为Asinputtri-stated。3、执行全程编译：ProcessingStartCompilation。完成对设计项目的检错、逻辑综合、结构综合、配置文件生成以及时序分析。（五）、功能仿真（或时序仿真）7建议先做

5、功能仿真，以检验设计项目的逻辑真确性，这样可以提供设计效率。1、功能仿真设置：AssignmenmtsSettings弹出的窗口中选择SimulatorSettings。在右边Simulationmode中选择Functional.2、ProcessingGenerateFunctionalSimulationnetlist,生成功能仿真所需的文件。3、建立波形文件并进行功能仿真⑴FileNew，在窗口中选择VectorWaveformfile打开向量波形文件编辑器。⑵设置仿真时间区域：可默认。一般几十微

6、妙。时间区域过长，使仿真时间变长，影响仿真效率。⑶在向量波形文件编辑器中添加项目的相关引脚。原则上是所有引脚，但有的项目引脚很多，可以只添加必要的一些引脚。双击向量波形文件编辑器Name栏的空白区域后，会弹出一个“InsertNodeorBus”对话框，在弹出的对话框中选择“NodeFinder…”按钮，则弹出“NodeFinder…”对话框，选择Filter：Pins：all，然后点击List，NodesFound栏将列出所有输入、输出端口。选择要观察的信号，点击“>”命令按钮加入到观察目标窗口中。选择OK，

7、则在波形图中加入了待观察信号的图形。或者执行ViewUtilityWindowsNodeFinder命令打开NodeFinder窗口,在弹出的窗口中将所需引脚拖入波形编辑器中。⑷编辑输入波形：对所有的输入引脚设置合适的波形。⑸启动仿真器：ProcessingStartSimulation.⑹观察分析仿真结果。仿真结果保存于文件“SimulationReport”,此文件在仿真完成后会自动弹出。若仿真结果有出入，重新修改程序，直到仿真结果没有问题。（六）、进时序仿真，验证设计的时序是否满足设计要求。注：详细

8、的使用说明见教材相关章节及实验材料。附录：半加器程序modulehadd(a,b,s,out1);inputa,b;outputs,out1;assigns=~a&b

9、~b&a;assignout1=a&b;endmodule实验二一位二进制全加器的文本设计一：实验目的1、巩固QUARTUSⅡ设计过程和设计环境。2、了解Verilog的三种描述方式。3、巩固Verilog语言的构成要素