数字电路课程设计之进位保留加法器

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1、基于Verilog的进位保留加法器设计（CSA）一、设计目标使用Verilog语言实现4bit+4bit+4bit进位保留加法器设计，并使用Quartes编写程序，使用modelsin进行仿真验证设计二、基本原理2.1全加器全加器是为三输入两输出，输入存在进位，真值表如下图所示,输入X,Y,Z,输出C,SXYZCS0000000101010010111010001101101101011111化简最简积之和式为：S=X`Y`Z+X`YZ`+XY`Z`+XYZ;C=XY+XZ+YZ;通过使用半加器组成全加器进行化简为：S=Z

2、(X`Y`+XY)+Z`(X`Y+XY`)=Z(X○+Y)`+Z`(X○+Y)=X○+Y○+Z2.2进位保留加法器原理（Carrysaveadder）进位保留加法器为一位全加器，输入为A,B,Cin；输出为S,Cout4bit+4bit+4bit进位保留加法器的结构为A[3]B[3]C[3]A[2]B[2]C[2]A[1]B[1]C[1]A[0]B[0]C[0]123123123123ABABABABCinCinCinCinFAFAFAFAFAll_add2FAll_add2FAll_add2FAll_add2CoutSC

3、outSCoutSCoutS54545454S1[2]S1[2]S1[1]S[0]C1[2]C1[2]C1[2]C1[0]00123123123123ABABABABCinCinCinCinFAFAFAFACoutSCoutSCoutSCoutS54545454C2[2]C2[1]C2[0]S[4]S[1]S[3]S[2]Cout三、程序结构3.1全加器程序设计moduleFA(inputa,inputb,inputcin,outputs,outputc);assigns=a^b^cin;assignc=(a&b)

4、(a&

5、cin)

6、(b&cin);endmodule3.3进位保留加法器电路程序设计modulecsa(a,b,cin,s,c);input[3:0]a,b,cin;outputc;output[4:0]s;wire[3:0]c1,s1,c2;FAfa_inst10(a[0],b[0],cin[0],s[0],c1[0]);FAfa_inst11(a[1],b[1],cin[1],s1[1],c1[1]);FAfa_inst12(a[2],b[2],cin[2],s1[2],c1[2]);FAfa_inst13(a[3],b[3]

7、,cin[3],s1[3],c1[3]);FAfa_inst20(s1[1],c1[0],1'b0,s[1],c2[1]);FAfa_inst21(s1[2],c1[1],c2[1],s[2],c2[2]);FAfa_inst22(s1[3],c1[2],c2[2],s[3],c2[3]);FAfa_inst23(1'b0,c1[3],c2[3],s[4],c);Endmodule3.4Verilog测试平台语言编写`timescale1ns/1psmodulecsa_tb();reg[3:0]a,b,cin;wirec;

8、wire[4:0]s;integeri,j,k,error;csaCSA1(.a(a),.b(b),.cin(cin),.s(s),.c(c));initialbegina=0;b=0;cin=0;error=0;for(i=0;i<16;i=i+1)beginfor(j=0;j<16;j=j+1)beginfor(k=0;k<16;k=k+1)begina=i;b=j;cin=k;#10;if({c,s}!=(i+j+k))beginerror<=error+1;endendendend$stop;endendmodul

9、e四、RTL_view4.1整体结构4.4全加器程序结构五、仿真结果对比仿真结果与理论计算，此实验成功