EDA组合逻辑电路的设计

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1、信息工程学院实验报告课程名称：CPLD/FPGA应用开发技术实验名称：组合逻辑电路的设计实验类型：验证性■综合性□设计性□预习报告一、实验目的：1、掌握用VHDL语言和EPLD进行组合逻辑电路的设计方法。2、加深对EPLD设计全过程的理解。3、掌握组合逻辑电路的静态测试方法。二、实验设备：1、PC机2、EDA实验箱（主芯片是ALTERAEPM7128SLC84-15）。三、实验内容：1、用VHDL语言输入法设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出为1；反之为0。2、用VHDL语言输入法设计四个开关控制一盏灯的逻辑电路，要求合任一开关

2、，灯亮；断任一开关，灯灭。3、用VHDL语言输入法设计一个优先权排队电路。排队顺序为：A=1最高优先级B=1次高优先级C=1最低优先级要求输出端最高只能有一端为“1”，即只能是优先级较高的输入端所对应的输出端为“1”。四、实验步骤：1、采用文本编辑器输入VHDL语言源程序，建立工程。2、编译。3、仿真。4、对芯片进行编程。5、根据管脚分配情况连线。（1）四舍五入判别电路的四个输入管脚分别与四个拨码开关相连，输出数据与LED灯相连。（2）开关控制电路的四个输入管脚分别与四个按键开关相连，输出管脚与LED灯相连。（3）优先权排队电路的A、B、C三个信号分别连三个按键开关，三个输出信号分

3、别连三个LED灯相连。6、控制输入信号（按键或拨码开关），观察电路输出（LED灯的亮与灭）。五、实验报告要求：1、给出电路的VHDL描述、仿真结果。2、说明波形图中输入数据的给定依据。3、说明物理连线情况以及物理连线与编译时进行管脚分配有何关系？实验报告成绩：指导教师审核（签名）：年月日实验报告一、实验结果分析：1．用VHDL语言输入法设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出为1；反之为0。程序清单：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;

4、useieee.std_logic_unsigned.all;entityp4_5isport(d:instd_logic_vector(3downto0);y:outstd_logic);endp4_5;architecturebehaofp4_5issignaldatain:integer;begindatain<=conv_integer(d);processbeginif(datain>=5)theny<='1';elsey<='0';endif;endprocess;endbeha;仿真结果：分析：当d<5时y=0;其他情况时y=1.2、用VHDL语言输入法设计四个开关控

5、制一盏灯的逻辑电路，要求合任一开关，灯亮；断任一开关，灯灭程序清单：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;entityvvsdisport(a:instd_logic_vector(3downto0);y:outstd_logic);endvvsd;architecturezhuofvvsdisbeginy<=(a(0)xora(1)xora(2)xora(3));endzhu;仿真结果：分析：由图可知当a0,a1,a2,a3某个改变状态时，y值也随着改变。3、用VHDL语言输入法设计一

6、个优先权排队电路。排队顺序为：A=1最高优先级B=1次高优先级C=1最低优先级要求输出端最高只能有一端为“1”，即只能是优先级较高的输入端所对应的输出端为“1”。程序清单：libraryieee;useieee.std_logic_1164.all;entityyxqisport(x:instd_logic_vector(2downto0);y:outstd_logic_vector(2downto0));endyxq;architectureshiofyxqisbeginprocess(x)beginif(x(0)='1')theny<="100";elsif(x(1)='1')

7、theny<="010";elsey<="001";endif;endprocess;endshi;仿真结果：分析：当X0=1时Y=“100”，当X0不等于1且X1=1时Y=“010”，其他情况Y=“001”.