数字集成电路设计工具及使用

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1、数字集成电路设计工具及使用数字集成电路设计分为前端设计和后端设计两部分，前端设计指综合及综合之前的相关设计步骤，而后端设计指综合之后直到Tapeout的相关步骤。典型的前端设计流程如下图所示：前端设计数字IC设计流程后端设计设计输入：以电路图或HDL语言的形式形成电路文件；输入的文件经过编译后，可以形成对电路逻辑模型的标准描述；逻辑仿真（功能仿真）：对如上形成的逻辑描述加入输入测试信号，检查输出信号是否满足设计要求；在此没有考虑任何时间关系，只是检测逻辑是否有错；数字集成电路的设计流程系统分割（设计综合）：采用特定的设计方法分解实现电路模型，得到电路实际

2、采用的逻辑单元及其相互连接形式；在GA设计时，电路会分割为2-3输入的逻辑单元，在FPGA设计中，分割为4输入逻辑单元,而采用CPLD设计时，则分割为更大的逻辑单元。数字集成电路的设计流程前仿真：采用综合出的电路结构，对每个逻辑单元添加上对应的时间延迟信息；在此基础上进行仿真，检测电路是否存在逻辑或时序错误；电路的布局，定位与布线：对于通过前仿真的电路系统，从全局到局部，进行每个单元的定位以及相关的连线安排；数字集成电路的设计流程电路参数提取：根据连线的具体长度和负载程度，提取每一根连线的电阻/电容参数，得到相应的时间延迟信息；后仿真：将提取的连线参数代

3、入到电路中，在此基础上进行仿真，检测电路是否存在逻辑或时序错误；数字集成电路的设计流程在逻辑设计阶段，针对设计的输入编辑、仿真和综合过程，需要使用必要的软件工具进行支持；这种设计工具主要可以分为两类：一类是由PLD的制造商推出的针对特定器件的设计工具；另一类是由专业软件公司推出的针对特定用途的设计工具。数字集成电路的设计工具由PLD的制造商推出，例如Altera公司的MaxplusII,QuartusII，Xilinx公司的ISE等。这类工具的优点是从设计输入直到器件下载，设计的全过程都能在一个工具中实现，使用非常简单方便；缺点是该类工具以器件综合为目标

4、，对于不能实现直接综合的电路的行为设计不能支持。针对特定器件的设计工具由专业的工具设计者推出，例如Synplicity公司的综合工具Synplify,ModelTechnology公司的仿真工具ModelSim等。这类工具通常专业性比较强，包容性好，可以最大限度地兼容HDL语言的各种描述，适应从抽象到具体的各种设计方式。缺点是其专用性比较强，使用的简便性不及第一类。针对特定用途的设计工具仿真工具ModelSim综合工具Synplify设计工具MaxplusII,Quartus关于设计工具的简单介绍电路仿真的要点使用输入向量对电路模型进行测试；仿真失败表明

5、该模型存在错误（不能工作）；仿真成功不能证明该模型正确!仿真可以从高级别到低级别分为很多层次，高级别比较抽象，低级别比较详细。行为仿真(功能仿真）对于行为模型进行仿真：根据输入的变化或指定的时间，开始一个仿真循环，执行所有进程；每个进程启动执行到其中止为止；模型中的有效信号更新时，会产生一个事件；如果在本仿真循环中有信号产生了事件，则仿真将重新执行一遍；仿真循环的执行时间为delta时间。结构仿真（前仿真）对于电路逻辑结构模型进行仿真：结构仿真可以根据使用器件的情况，为不同的元件添加不同的延迟时间，所以能够在一定程度上反映出电路的时间性能，并分析影响电路

6、速度的关键因素，便于对电路进行修改。电路仿真（后仿真）对于布局布线后的电路模型进行仿真：电路仿真可以根据器件的布局和连接情况，通过从电路中提取连线物理参数，估算出连线延迟，从而为电路中信号的传递附加传输延迟，能够更准确地反映出电路的时间性能，便于进行电路的时序设计修改。数字电路设计与Verilog硬件描述HDL(HardwareDescriptionLanguage)语言，是一种用形式化方法来描述数字电路和系统的语言。。HDL语言既包含一些高层程序设计语言的结构形式，同时也兼顾描述硬件线路连接的具体构件。通过使用结构级或行为级描述可以在不同的抽象层次描述

7、设计,主要包括三个领域五个抽象层次。HDL语言是并发的，即具有在同一时刻执行多任务的能力。HDL语言有时序的概念。什么是硬件描述语言HDL具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级编程语言这种特殊结构能够：描述电路的连接描述电路的功能在不同抽象级上描述电路描述电路的时序表达具有并行性HDL主要有两种：Verilog和VHDLVerilog起源于C语言，因此非常类似于C语言，容易掌握VHDL起源于ADA语言，格式严谨，不易学习。VHDL出现较晚，但标准化早。IEEE1706-1985标准。为什么使用HDL使用HDL描述设计具有下列优点：设计在高

8、层次进行，与具体实现无关设计开发更加容易早在设计期间就能发现问题能够自动的将高级