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1、实验一简单组合逻辑电路的设计与仿真一、实验目的(1)初步掌握Verilog/VHDL程序的基本结构⑵学会编写简单的Verilog/VHDL程序(3)掌握用Modelsim软件进行RTL级代码的设计和仿真的基本方法(4)拿握基本组合逻辑电路的实现方法。二、实验内容这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b,如果两个数据相同，则给出结果1,否则给出结杲Oo在VerilogHDL中,描述组合逻辑吋常使用assign结构。注意equal=(a==b)?l:O,这是一种在组合逻辑实现分支判断时常使用的格式。设计模块：//compare.vmodulecompar
2、e(equal,a,b);inputa,b：outputequal;assignequal=(a==b)?l:0;//a等于b时,equal输出为1；a不等于b时，equal输出为0。endmodule测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。测试模块：//test_compare.vmoduletest_compare;rega,b;wireequal;initial//initial常用于仿真时信号的给出。begina=0;b=0;#100a=0;b=l;#100a=l;b
3、=l;#100a=l;b=0;#100$stop;//系统任务，暂停仿真以便观察仿真波形。endcomparecomparel(.equal(equal)va(a)vb(b));//调用模块。endmodule仿真波形(部分)：/comparejest/a/comparejest/b/comparejest/equal
4、三、实验步骤1、产生一个工作库在对设计进行仿真之前，你首先需产生一•个库，用于放置编译的源代码。①创建一个新的H录，用于放置设计文件和测试文件。②启动Models!m软件打开Modelsim软件，选择File>ChangeDirectory,转换到你新创建的实
5、验目录。③产生工作库选择File>New>Library,在打开的对话框中，输入库名work,然后点击OK。2>①②③④⑤编译设计单元选择Compile>Compile选择compare.v和test_compare.v文件点击Compile点击Done杳看所编译的设计单元在Library页，点击呵朮库前的+图标，可以看到两个设计单元及其类型、路径等。3、装载设计到仿真器①装载test_cornpare模块到仿真器。在主窗口双击test_compare,以装载设计。或在菜单栏选择Simulate>StartSimulation。在打开的StartSimulation对话框中，
6、选择Design页，点击woM库前的'+，图标，口J以看到comparer和test_compare模块。选择test_compare模块，然后点击OK。4、运行仿真①设置图形用八接口，來查看所有调试窗口选择View>DebugWindows>AllWindows②加信号到波形窗口在工作区选择sim页，右击test_compare打开卜拉菜单，选择Add>AddtoWave③运行仿真点击主窗口或波形窗口工具栏的Run图标。（默认值为100ns）。在主窗口的VSIM>提示符下敲入run500在主窗口或波形窗U工具栏点击Run-All图标点击Break图标四、实验练习设计一个字节
7、（8位）比较器。要求：比较两个字节的大小，如“[7:0]大于b[7:0]输出高电平，否贝U输岀低电平，改写测试模型，使其能进行比较全而的测试。实验二简单时序逻辑电路的设计与仿真一、实验目的(1)初步掌握Verilog/VHDL程序的基本结构⑵学会编写简单的Verilog/VHDL程序⑶掌握用Modelsim软件进行RTL级代码的设计和仿真的基本方法(4)掌握棊本吋序逻辑电路的实现方法。二、实验内容在VerilogHDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可综合的VerilogHDL模型，我们通常'使用always块和@(posedgeelk)或@(neg
8、edgeelk)的结构来表述时序逻辑。本实验范例是一个1/2分频器的可综合模型。在always块中，被赋值的信号都必须定义为reg型，这是由时序逻辑电路的特点所决定的。对于reg型数据，如果未对它进行赋值，仿真工具会认为它是不定态。为了能正确地观察到仿真结果，在可综合风格的模块中我们通常定义一个复位信5reset,当reset为低电平时，对电路中的寄存器进行复位。设计模块://halfclk.vmodulehalfclk(reset,clk_in,clk_out);inputclk_in,reset;o
