FPGA实验指导

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1、FPGA设计实验指导第一部分实验的软硬件部分介绍一硬件介绍实验中使用的实验板VX・SP306的换件分布图如下所示:本章主要说明SP306系统的硬件电路结构，对其中相关的电路部分都做了简单介绍。具体逻辑电路设计请参考后面相关实验。系统时钟主芯片FPGA时钟由外部50MHz晶振提供，接入芯片全局时钟引脚PIN76。晶振电路用于向FPGA提供工作时钟。在该系统中通过时钟晶体振荡器作为时钟输入，不同于常用的无源晶振，有源晶振的接法略有不同，敬请附意。同时预附了一个晶振焊盘在开发板位号为OSC2,如果希望使用英他频率品振町以自行焊接，这个品振输出与FPGA的全局时钟引脚PI

2、N77相连。木实验主要川到的时钟引脚为PIN76oFPGA配置本系统提供两种方式实现FPGA配置，主串以及JTAG配置。最常用的是使用配置电缆通过JTAG接口进行配置，在木系统中可以直接将开发板并口与计算机并口通过并口连接线相连实现JTAG配置，也可以通过一般的JTAG配置电缆其中包括XilinxUSB配置电缆、XilinxPC4配置电缆以及Xilinx公司开发的MMPJTAG等进行配置，但是请不要使川一-般的ParallelIII电缆对本系统进行配置。整体來说,木系统配置电路较为复杂，系统中设计了CFG跳线用來对配置电路进行选择,默认条件下，CFGM匕线如下图：

3、从左边开始的前四组跳线川来连接板上并口JTAG电路与FPGA的JTAG电路；在这种情况下，FPGA工作在主串模式。对开发板加电后，FPGA将从XCF02S中读取配置数据对自己进行配置。如果需要开发自己的示例程序并下载到板上进行测试，需要将CFG跳线做如下调整，在这种情况下，FPGA工作在JTAG模式，这时可以对FPGA中写入新的数据，写入的数据在FPGA掉电后将需要重新进行配置。(注意在后而的实验屮CFG跳线都接成这种模式)本系统还提供通过平台FLASH进行(PlatformFlashIn-SystemProgrammableConfigurationPROMs)

4、对FPGA进行配置，配置模式为主串模式，在这个配置模式中FPGA从FLASH(XCF)中读取数据对自C进行配置。FLASH可以编程20000次，极大地方便了用户使用。配置模式的选择是通过FPGA的模式配置M0M1M2三个管脚进行的，如杲MOM1M2=000那么FPGA工作的主串模式，各种模式的详细的配置方式如下表：Table21:Spartan-3ConfigurationModePinSettingsConfigurationMode⑴M0M1M2SynchronizingClockDataWidthSerialDOUT(2>MasterSerial000CCL

5、KOutput1YesftlavaSprlal111CCIKInput1YaaMasterParallel110CCLKOutput8NoSlaveParallel011CCLKInput8NoJTAG101TCKInput1NoFPGA器件都提供了重配功能，在FPGA工作的任何时间通过将重配PIN拉低都町以实现FPGA重配。如果FPGA工作在主串模式，那么重配后FPGA将从FLASH、EPROM、EEPROM中重新读取配置数据，如果FPGA工作在JTAG模式中，那么車配后需要通过JTAG接口重新对FPGA进行配置。在木系统中，按钮RECFG与FPGA重配PIN相

6、连。通过RECFG按键町以控制FPGA重配操作。FLASH接口木系统提供了32Mbit的NORFLASH，川来存储川户程序以及数据。FLASH的擦写过程较为复杂，使用纯逻辑电路实现有一定的难度，为了提高工作效率我们使用MicroBlaze对FLASH进行操作。SDRAM接口木系统提供两片SDRAM(SynchronoushighdatarateDynamicRAM)最低单片容量为67,108,864bit(4Mxl6)因此本系统最低SDRAM容量为4Mx32。LCM接口LCD模块选型指南1、如果您只需要显示英文和数字，而冃一屏所显示的内容不超过字符型液晶的最人限制

7、（比如40x4）,就可选择字符型液晶，立接与MPU连接或者FPGA连接。2、如果需要动态地显示汉字和图形，那么，只能选择图形点阵式液晶。大部分图形点阵式液晶自带控制器，3、一般128*64以上点阵以上的液晶，除了逻辑电压（VDD,5V或3.3V）之外，还需要一个驱动LCD的电压，即：偏压（VEE,多数为负压，也有正压的），才可以使液晶正常显示。现在大部分产品都可以将这个偏压电路内建在模块上。选择时需要注意4、背光选择，说到背光问题，需要从另一个角度将液晶分类，即透射式、反射式、半反半透式液晶三类，因为液晶为被动发光型显示器，所以必须有外界光源，液晶才会有显示,透射

8、式液晶必须