数字逻辑电路 第六章t.ppt

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1、6.1脉冲异步时序电路概述6.2脉冲异步时序电路的分析6.3脉冲异步时序电路的设计第六章异步时序电路的分析与设计异步时序电路和同步时序电路不同的是，没有统一时钟脉冲，电路状态的改变直接依赖于输入信号。电路中可以没有时钟脉冲，也可以有时钟脉冲，但这里的时钟脉冲只是一个输入变量。异步时序电路分为脉冲型异步时序电路和电平型异步时序电路。脉冲型异步时序电路要求输入是脉冲信号：11101电平型异步时序电路的输入信号是电平信号：11101异步时序电路的速度比同步时序电路快；电路中无统一的时钟脉冲……第六章异步时序电路的分析与设计6.1脉冲异步时序电路概述组合电路存储电路•••x1xn

2、z1zm•••••••••y1yl••••••Y1YrCLK1~r异步时序电路的特点：电路状态的改变直接依赖于输入脉冲（包括时钟脉冲）。即输入脉冲和原状态生成的激励函数使电路翻转到预定的新状态。新状态建立后，输入脉冲消失，电路仍保持在该状态，直至下一个输入脉冲到达时，电路状态才发生变化。所有触发器的时钟信号也是由组合电路产生，且不一定同时到来，也呈无规律性状态输入输出激励（记忆电路）⒈脉冲异步时序电路与同步时序电路相同点是：⑴状态的改变都依赖于外加脉冲。⑵存储元件都是触发器。⒉脉冲异步时序电路与同步时序电路的差异是：⑴脉冲异步时序电路无外加的统一的时钟脉冲。⑵输入变量x

3、为脉冲信号，由输入脉冲直接引起电路的状态改变。⑶由次态逻辑产生各触发器控制输入信号(Y1,Y2,…,Yr),而且还产生时间有先后的各触发器的时钟控制信号(CLK1,CLK2,…,CLKr)。脉冲异步时序电路的电路结构Mealy型电路结构输入x1,x2,···,xnCLK1,CLK2,···,CLKr控制变量y1,y2,···,yrz1,z2,···,zm输出现态Y1,Y2,···,Yr输出逻辑状态存储器次态逻辑输入x1,x2,···,xnCLK1,CLK2,···,CLKr控制变量y1,y2,···,yrz1,z2,···,zm输出现态Y1,Y2,···,Yr输出逻辑状态

4、存储器次态逻辑Moore型电路结构⒊由于电路状态的改变直接决定于输入脉冲这一特点，要脉冲异步时序电路可靠工作（在组合电路部分不出现险象），在设计时应遵守如下输入限制：⑴不允许两根或两根以上输入线上同时有输入脉冲。⑵在上一个输入脉冲引起的电路状态变化未稳定以前，不允许加入新的输入脉冲。或者说，当异步时序电路尚处于状态改变的过程中时，不允许有输入脉冲到达。4.由外部输入脉冲引起的由次态逻辑及状态存储器共同作用产生的时钟脉冲可能仅加在电路中某些触发器的时钟端，这样时钟端加有脉冲的触发器要发生现态到次态的转换，而未加上时钟脉冲的触发器器不会发生现态到次态的转换，可以认为该触发器的

5、次态等于现态。异步时序电路与同步时序电路的共同点是电路状态改变完全取决于脉冲信号。因此，脉冲异步时序电路的分析、设计的方法和步骤与同步时序电路的基本相同。包括：（1）写出组合电路的全部输出函数（电路的输出函数和触发器的激励函数；（2）列出电路真值表，CLK也应作为输入变量包括在内；（3）列电路状态转换真值表；（4）作状态转换表和状态转换图。关于CLK：在同步时序电路中，每次电路状态改变时，时钟脉冲总是同时送到各个触发器，故在触发器的次态方程中，可以认为时钟脉冲CLK＝1，而不必写出。而在异步时序电路中，每次电路状态改变时，时钟脉冲并不一定送到各个触发器。或者说各个触发器只

6、有在其相应的CLKi到达时，其状态才发生变化。因此，这种异步时序电路的次态方程中必须反映出是否有CLKi信号，或者说，必须将CLKi信号也作为逻辑变量写入次态方程。脉冲异步时序电路的分析步骤基本上与同步电路一样，仅作以下修改：⑴输入变量取值为1表示有脉冲信号，取值为0表示无脉冲信号。触发器的时钟输入端也按上述规定。⑵控制函数包括触发器的控制输入(Y1,Y2,…,Yr)及触发器的时钟输入(CLK1,CLK2,…,CLKr)。⑶两个或两个以上的输入变量不能同时为1；输入变量全为0时，电路状态不变。比如电路有3个输入变量，那么可能的输入变量的状态为4个：001，010，100及

7、000例1试分析如图所示电路。CLKQQDCLKQQD1&&&&&&&zy2/y2/y1y1xCLK1CLK2D2D1D1=y1D2=y1CLK1=xy1+xy2CLK2=xy2+xy1Z=xy1y2分析步骤如下：⑴列出输出函数和控制函数表达式：D1=y1D2=y1CLK1=xy1+xy2CLK2=xy2+xy1Z=xy1y2D1=y1D2=y1CLK1=xy1+xy2CLK2=xy2+xy1Z=xy1y2分析步骤如下：⑴列出输出函数和控制函数表达式：⑵列出状态真值表和次态真值表，见下页。当x=0时，电路状态不变：CLK1＝C