门控时钟与时钟偏移分析.pdf

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1、设计方法分类1.门控时钟的危害及解决手段2.时钟偏斜的危害及解决手段3.如何提高设计的性能4.其它常用的设计方法2门控时钟的危害及解决手段3门控时钟的危害：●所谓门控时钟就是指连接到触发器时钟端的时钟来自于组合逻辑；●凡是组合逻辑在布局布线之后肯定会产生毛刺，而如果采用这种有毛刺的信号来作为时钟使用的话将会出现功能上的错误。4门控时钟举例（1）5解决手段6门控时钟举例（2）7解决手段8配合波形举例clkabcdataDQoutacbdataoutaDQbcclk9•类似的问题也会出现在由组合逻辑所产生的异步的

2、清0信号上10时钟偏斜的危害及解决手段11造成时钟偏斜的原因•时钟偏斜是指两个相连的触发器的时钟信号的延迟大于数据的延迟。造成时钟偏斜的原因：–FPGA里的布局布线的资源是固定的，特别是全局的网络非常的有限，这时就要求尽可能的采取同步设计，如果设计中所用到的时钟数多于全局网络个数，那么出现时钟偏斜的可能性是非常大的。12时钟偏斜举例(1)•时钟延迟可由CLK到DF2的时钟端的延迟减去CLK到DF1的时钟端的延迟得到；•数据延迟就是图上所显示的“reg-regdelay”；•如果时钟延迟大于数据延迟，将出现时钟

3、偏斜问题；•时钟偏斜将导致严重的功能错误。13时钟偏斜举例(2)移位寄存器电路:Q1Q2dataDQDQclkclk1clk2期望得到的波形:clkdata012345Q101234Q2012314时钟偏斜举例(3)最有可能出现的结果：clkclk1data012345Q101234clk2Q20123等效的电路：Q1Q2dataDQDQclkclk1clk215解决手段•将时钟信号分配到全局网络，其前提是时钟信号数不大于全局网络数；•如果时钟数大于全局网络的个数，Actel的APA系列的芯片还提供了更多的S

4、PINE来分配时钟，但是每个SPINE所管理的区域是有限的；•设计当中尽可能的采用同步设计，尽量避免D触发器生成的分频信号及所产生的异步清0信号；•对存在有时钟偏斜问题的路径增加数据的延迟，比如插入BUFFER或者是反向器；•对存在有时钟偏斜问题的路径插入由反向时钟沿触发的D触发器。1617如何提高设计的性能19提高设计性能的设计方法•所谓提高设计性能是指提高整个设计的速度：–设计状态机时应尽量采用独热编码（即One-Hot形式）；–实现计数器功能时可利用移位寄存器来代替之，当然这将用到更多的资源；–算法简化

5、（如乘8，除8等的算法）;–级数过多的逻辑路径可采用Pipeline结构来实现,前提是时序允许的情况下。20其它常用的设计方法21其它常用的设计方法•在时序允许的前提下，对输入的信号进行一级的锁存之后再进行处理，同样，信号输出之前也通过一级的锁存之后再进行输出。22