eda四位全加器实验报告

《eda四位全加器实验报告》由会员上传分享，免费在线阅读，更多相关内容在应用文档-天天文库。

1、为了适应公司新战略的发展，保障停车场安保新项目的正常、顺利开展，特制定安保从业人员的业务技能及个人素质的培训计划eda四位全加器实验报告　　实验一四位全加器的实现　　一、实验目的　　1、掌握图形编辑输入法　　2、掌握Quartus环境下文件的编译、仿真及下载方法　　3、了解VHDL语言的设计流程　　4、掌握quartus环境下VHDL的使用方法　　二、实验内容　　1、用图形/原理图法实现4位全加器。　　2、用VHDL语言实现4位全加器，必须使用元件例化。　　3、仿真并通过。　　3、下载到实验板，并验收　　三、实验步骤　　1、

2、图形编辑发设计4位加法器　　新建图形文件，设计一位全加器，逻辑电路图如下图所　　示。　　图1-1　　将设计好的一位全加器进行例化，操作为　　file?Create/Update?Createsymbolfilesforcurrentfile，完成此操目的-通过该培训员工可对保安行业有初步了解，并感受到安保行业的发展的巨大潜力，可提升其的专业水平，并确保其在这个行业的安全感。为了适应公司新战略的发展，保障停车场安保新项目的正常、顺利开展，特制定安保从业人员的业务技能及个人素质的培训计划eda四位全加器实验报告　　实验一四位全加

3、器的实现　　一、实验目的　　1、掌握图形编辑输入法　　2、掌握Quartus环境下文件的编译、仿真及下载方法　　3、了解VHDL语言的设计流程　　4、掌握quartus环境下VHDL的使用方法　　二、实验内容　　1、用图形/原理图法实现4位全加器。　　2、用VHDL语言实现4位全加器，必须使用元件例化。　　3、仿真并通过。　　3、下载到实验板，并验收　　三、实验步骤　　1、图形编辑发设计4位加法器　　新建图形文件，设计一位全加器，逻辑电路图如下图所　　示。　　图1-1　　将设计好的一位全加器进行例化，操作为　　file?Cr

4、eate/Update?Createsymbolfilesforcurrentfile，完成此操目的-通过该培训员工可对保安行业有初步了解，并感受到安保行业的发展的巨大潜力，可提升其的专业水平，并确保其在这个行业的安全感。为了适应公司新战略的发展，保障停车场安保新项目的正常、顺利开展，特制定安保从业人员的业务技能及个人素质的培训计划　　作后会在元器件符号表里找到刚刚做好的一位全加器。　　再新建一个图形文件，用四个已经做好的一位全加器级联成一个　　四位全加器，其逻辑原理图如图1-2所示。编辑好后保存文件，　　在文件列表里找到该

5、文件，右键?SetasTop-levelEntity，将其设　　置为顶层文件，点击编译按钮就行编译。　　1　　图1-2　　新建波形文件，赋予每个输入端口某种输入信号，保存波形文件，　　进行功能仿真，观察输出端波形与输入信号关系是否正确。若不　　正确，查找问题所在并解决问题；若正确，则进行管脚分配，分　　配完毕后再编译一次使分配生效，连接DE2开发板到电脑，将文　　件下载到开发板进行验证。　　2、用VHDL语言设计4位加法器　　新建一个VHDL源文件，文件名为，使用VHDL实现一　　位全加器，其VHDL代码如下：目的-通过该培

6、训员工可对保安行业有初步了解，并感受到安保行业的发展的巨大潜力，可提升其的专业水平，并确保其在这个行业的安全感。为了适应公司新战略的发展，保障停车场安保新项目的正常、顺利开展，特制定安保从业人员的业务技能及个人素质的培训计划　　LIBRARYIEEE;　　USE_LOGIC_;　　ENTITYadde1rIS　　PORT(A,B,Ci:INSTD_LOGIC;　　S,Co:OUTSTD_LOGIC);　　ENDadder1;　　ARCHITECTUREqadderOFadder1IS　　BEGIN　　PROCESS(A,B,

7、Ci)　　VARIABLEn1,n2,n3:STD_LOGIC;　　BEGIN　　n1:=AANDB;　　n2:=AXORB;　　2　　n3:=CiANDn2;　　Co　　EDA实验报告书　　姓名：车琳班级：通信1101班　　学号：XX0　　实验一用原理图输入法设计4位全加器　　一、实验目的目的-通过该培训员工可对保安行业有初步了解，并感受到安保行业的发展的巨大潜力，可提升其的专业水平，并确保其在这个行业的安全感。为了适应公司新战略的发展，保障停车场安保新项目的正常、顺利开展，特制定安保从业人员的业务技能及个人素质的培训计划

8、　　1）熟悉利用QuartusII的原理图输入方法设计简单组合电路；　　2）掌握层次化设计的方法；　　3）通过一个4位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。　　二、实验内容　　1）完成半加器、全加器和4位全加器的设计，包括原理图输入、编译、综合、适配、仿