基于cpld的数据采集卡

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1、CPLD数据采集卡基本原理和说明作者：张树成、孙力指导教师：陈力平【内容摘要】：设计了基于CPLD的数字电压表，是数据采集卡的采样和显示的核心部件，采用CPLD器件作为核心处理电路，用EPM7128进行控制，能较好地减小外界干扰，提高分辨率。采用ADC0809作为数据的采样模块，来进行直流采样。通过用EPM7128进行控制，在通过LG5641H，进行7段式数码管显示，显示采集到的直流数据。另外还设置了一块51芯片，以备控制芯片容量不够时使用。【关键词】：数据采集、直流采样、7段数码管显示一、项目背景（创作意图）由于本身就是电信专业的，在之后的课程中也会学习到相应的CP

2、LD原理，还有VHDL编程，想通过这样的小制作来提高自己的学习能力和专业技术。所以也选择了相对比较简单的直流数据采集来进行，即能提高自己也能不拉下学习，也是为了能尽可能的了解一些社会需要的知识。数据传输直流电压ADC0809采样EPM7128运算数据显示处理好的数据控制控制图1二、数据采集卡的基本原理根据这个基本原理我们选择了相应的器件，在进行软件编程和测试。采集卡的原理如图所示，其设计思想是：采用一块12bit，最大采样频率500K的A/D芯片ADC0809，将采样数据输入EPM7128中进行数据处理，在输入数码管显示。进行整个过程由CPLD器件控制协调完成。三、分

3、步解说器件原理A/D转化：1、AD0809的逻辑结构：ADC0809是8位逐次逼近型A/D转换器。它由一个8路模拟开关、一个地址锁存译码器、一个A/D转换器和一个三态输出锁存器组成（见下图）。多路开关可选通8个模拟通道，允许8路模拟量分时输入，共用A/D转换器进行转换。三态输出锁器用于锁存A/D转换完的数字量，当OE端为高电平时，才可以从三态输出锁存器取走转换完的数据。2、AD0809的工作原理IN0－IN7：8条模拟量输入通道ADC0809对输入模拟量要求：信号单极性，电压范围是0－5V，地址输入和控制线：4条。ALE为地址锁存允许输入线，高电平有效。当ALE线为高

4、电平时，地址锁存与译码器将A，B，C三条地址线的地址信号进行锁存，经译码后被选中的通道的模拟量进转换器进行转换。A，B和C为地址输入线，用于选通IN0－IN7上的一路模拟量输。数字量输出及控制线：11条，ST为转换启动信号。当ST上跳沿时，所有内部寄存器清零；下跳沿时，开始进行A/D转换；在转换期间，ST应保持低电平。EOC为转换结束信号。当EOC为高电平时，表明转换结束；否则，表明正在进行A/D转换。OE为输出允许信号，用于控制三条输出锁存器向单片机输出转换得到的数据。OE＝1，输出转换得到的数据；OE＝0，输出数据线呈高阻状态。D7－D0为数字量输出线。CLK为时

5、钟输入信号线。因ADC0809的内部没有时钟电路，所需时钟信号必须由外界提供，通常使用频率为500KHZ。CPLD控制逻辑设计采集卡数字部分芯片数量不多，但是要求迅速做出采样和显示，因此选取具有84管腿的CPLD器件EPM7128SLC84控制协调采集卡整个工作过程。该CPLD器件属于Altera公司7000系列，该系列是以第二代多阵列结构为基础，高性能的CMOS器件，其引脚到引脚的时延5ns，计数器工作频率178.6MHz，片内逻辑程序可以重复烧写，方便系统升级。CPLD片内逻辑程序分为：采样分频、寄存器逻辑控制单元、显示控制单元3大部分组成，每一部分均采用VHDL

6、语言和原理图结合设计的方法实现，最后将3大模块联结成整体程序固化到CPLD芯片内。分频：原来的电路中使用的晶振是12M的，而要达到ADC0809合适的500KHZ我要将晶振进行12次的分频。分频语句如下：beginprocess(clk)--分频variablecount:integerrange0to12;beginifclk'eventandclk='1'thenifcount=12thenfout1<=notfout1;count:=0;elsecount:=count+1;endif;endif;endprocess;对ADC0809的控制语言：por:pro

7、cess(current_state,eoc)begincasecurrent_stateiswhenst0=>ale<='0';start<='0';oe<='0';lock<='0';next_state<=st1;---初始态ST0向下一状态ST1转换,0809采样控制信号初始化；whenst1=>ale<='1';start<='0';oe<='0';lock<='0';next_state<=st2;---由ALE的上升沿将通道地址'001'锁入0809的地址寄存器；whenst2=>ale<='0';start<='1';oe<='0';