HDL课程设计报告--实时时钟电路设计

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1、河海大学计算机与信息学院（常州）HDL课程设计报告题目实时时钟电路设计专业学号09电信授课班号278605学生姓名毛秋玲0962610108学生姓名孙莉0962610109指导教师梁瑞宇完成时间2011-09-0120目录摘要·····················································3课程设计报告任务书······································4第一章项目简介·········································5第一节课程设计目的与意义················

2、··············5一、课程设计的目的与意义······························5二、课程设计要求······································5三、VerilogHDL语言简介······························520第三节实验箱电路介绍···································2第四节总体方案及单元电路程序设计·······················3一、总体方案实现原理··································3二、总体方案设

3、计及系统框图····························3三、单元电路程序设计··································4第二章结果与讨论······································13第一节本课程设计的特点··························13第二节实验中遇到的问题和解决办法················13第三节20实验结论··································14第三章心得体会·······································

4、·15参考文献················································17附录····················································18摘要VerilogHDL是一种优秀的硬件描述语言，尤其在ACIC设计领域更是占主导地位。VerilogHDL与C语言有许多相似之处，并继承和借鉴了C语言的多种操作符和语法结构，有C语言基础的人很快就能够学习并使用该语言。目前国外教学将VerilogHDL作为主要的硬件描述语言，在国内，该语言的使用人数也逐渐增多。本报告详细论述了实时时钟的设计过程，并列出了

5、VerilogHDL设计程序。由于电路主要集成在工具箱内，本次设计的主要目的就是根据已知的电路模块来设计VerilogHDL语言源程序。程序部分主要分为分频部分、时间显示部分、时间调节部分等。分频部分是将1KHz分频得出1Hz；时间显示部分是数码管的动态扫描；时间调节部分采用四个按键分别用来小时的加减、分钟的加减。20最后通过QuartusII软件的编译VerilogHDL程序，写入芯片，实现程序的正确运行。【关键词】HDL实时时钟QuartusII分频课程设计报告任务书Ⅰ、课程设计题目：实时时钟电路设计Ⅱ、课程设计项目要求一、课程设计目标1、培养综合运用知识和独立开展实践创新

6、的能力；2、在理论学习的基础上，通过完成一个具有实用性、趣味性的小系统设计，将课堂上学到的理论知识与实际应用结合起来；3、能够对分析、解决实际的数字电路问题进一步加深认识，以便找出课堂学习过程中的不足，为今后能够独立进行设计工作打下一定的基础。二、研究方法及手段应用1、分析项目设计要求，确定设计方案；202、将任务分成若干模块，查阅相关论文资料，分模块调试和完成任务；3、把多个模块整合到一起，实现整体功能。三、课程设计预期效果1、完成数字时钟的理论设计；2、完成数字时钟的环境搭建；3、完成数字时钟的实验箱调试；4、初步掌握Verilog软件的运用；5、培养综合运用知识和独立开展

7、实践创新的能力。学生姓名：毛秋玲、孙莉专业年级：09电子信息工程第一章项目简介一、课程设计的目的与意义《硬件描述语言》是一门技术性、应用性很强的学科，实验课教学是它的一个极为重要的环节。不论理论学习还是实际应用，都离不开实验课教学。如果不在切实认真地抓好学生的实践技能的锻炼上下功夫，单凭课堂理论课学习，势必出现理论与实践脱节、学习与应用脱节的局面。《HDL项目设计》的目的就是让同学们在理论学习的基础上，通过完成一个涉及时序逻辑、组合逻辑、声光输出的，具有实用性、趣味性的小系统设计，使学生不但