设计与验证：VerilogHDL_11690177

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241[GeneralInformation]书名=设计与验证：VerilogHDL作者=吴继华，王诚编著页数=228出版社=北京市：人民邮电出版社出版日期=2006SS号=11690177DX号=000006090783URL=http://book.szdnet.org.cn/bookDetail.jsp?dxNumber=000006090783&d=9CB4E17341ADC181FD3EFD48EA85035A

242封面书名版权前言目录第1章HDL设计方法简介1.1　设计方法的变迁1.2　Verilog语言的特点1.2.1Verilog的由来1.2.2HDL与原理图1.2.3Verilog和VHDL1.2.4Verilog和C语言1.3HDL的设计与验证流程1.4问题与思考第2章Verilog语言基础2.1Top-Down和Bottom-Up2.2Verilog的3种描述方法2.2.1实例2.2.23种描述方法2.3基本词法2.4模块和端口2.5编译指令2.6逻辑值与常量2.6.1逻辑值2.6.2常量2.7变量类型2.7.1线网类型2.7.2寄存器类型2.7.3变量的物理含义2.7.4驱动和赋值2.8参数2.9Verilog中的并发与顺序2.10操作数、操作符和表达式2.10.1操作符2.10.2二进制数值2.10.3操作数2.11系统任务和系统函数2.11.1显示任务2.11.2　文件输入／输出任务2.11.3　其他系统任务和系统函数2.12　小结2.13　问题与思考第3章描述方式和设计层次3.1　描述方式3.2　数据流描述3.2.1数据流3.2.2　连续赋值语句3.2.3延时3.2.4　多驱动源线网3.3　行为描述3.3.1　行为描述的语句格式3.3.2　过程赋值语句3.3.3语句组3.3.4　高级编程语句3.4　结构化描述3.4.1实例化模块的方法3.4.2　参数化模块3.5设计层次3.5.1系统级和行为级3.5.2　RTL级3.5.3门级3.5.4晶体管级3.5.5　混合描述3.6　实例：CRC计算与校验电路

2433.6.1CRC10校验，行为级3.6.2CRC10计算电路，RTL级3.7小结3.8　问题与思考第4章RTL概念与RTL级建模4.1RTL与综合的概念4.2　RTL级设计的基本要素和步骤4.3常用的RTL级建模4.3.1阻塞赋值、非阻塞赋值和连续赋值4.3.2　寄存器电路建模4.3.3　组合逻辑建模4.3.4　双向端口与三态信号建模4.3.5　Mux建模4.3.6　存储器建模4.3.7　简单的时钟分频电路4.3.8串并转换建模4.3.9同步复位和异步复位4.3.10　使用case和if...else语句建模4.3.11　可综合的Verilog语法子集4.4设计实例：CPU读写PLD寄存器接口4.5小结4.6　问题与思考第5章RTL设计与编码指导5.1　一般性指导原则5.1.1面积和速度的平衡与互换原则5.1.2　硬件原则5.1.3系统原则5.2同步设计原则和多时钟处理5.2.1同步设计原则5.2.2　亚稳态5.2.3异步时钟域数据同步5.3　代码风格5.3.1　代码风格的分类5.3.2　代码风格的重要性5.4　结构层次设计和模块划分5.4.1　结构层次化编码（HierarchicalCoding）5.4.2　模块划分的技巧（DesignPartitioning）5.5　组合逻辑的注意事项5.5.1always组合逻辑信号敏感表5.5.2　组合逻辑反馈环路5.5.3　脉冲产生器5.5.4　慎用锁存器（Latch）5.6　时钟设计的注意事项5.6.1内部逻辑产生的时钟5.6.2　RippleCounter5.6.3时钟选择5.6.4　门控时钟5.6.5　时钟同步使能端5.7　RTL代码优化技巧5.7.1使用Pipelining技术优化时序5.7.2　模块复用与资源共享5.7.3　逻辑复制5.7.4　香农扩展运算5.8　小结5.9　问题与思考第6章如何写好状态机6.1　状态机的基本概念6.1.1　状态机是一种思想方法6.1.2　状态机的基本要素及分类6.1.3　状态机的基本描述方式6.2　如何写好状态机6.2.1　评判FSM的标准6.2.2　RTL级状态机描述常用的语法6.2.3　推荐的状态机描述方法

2446.2.4　状态机设计的其他技巧6.3　使用SynplifyPro分析FSM6.4　小结6.5　问题与思考第7章逻辑验证与Testbench编写7.1　概述7.1.1　仿真和验证7.1.2　什么是Testbench7.2　建立Testbench，仿真设计7.2.1编写仿真激励7.2.2　搭建仿真环境7.2.3　确认仿真结果7.2.4　编写Testbench时需要注意的问题7.3　实例：CPU接口仿真7.3.1　设计简介7.3.2　一种Testbench7.3.3　另外一种Testbench7.4　结构化Testbench7.4.1　任务和函数7.4.2　总线功能模型（BFM）7.4.3　测试套具（Harness）7.4.4　测试用例（Testcase）7.4.5　结构化Testbench7.5　实例：结构化Testbench的编写7.5.1　单顶层Testbench7.5.2　多项层Testbench7.6　扩展Verilog的高层建模能力7.7　小结7.8　问题与思考第8章Verilog语义和仿真原理8.1　从一个问题说起8.2　电路与仿真8.2.1电路是并行的8.2.2　Verilog是并行语言8.2.3　Verilog仿真语义8.3　仿真原理8.3.1　Verilog的仿真过程8.3.2　仿真时间8.3.3　事件驱动8.3.4　进程8.3.5　调度8.3.6　时序控制（TimingControl）8.3.7　进程、事件和仿真时间的关系8.3.8　Verilog语言的不确定性8.4　分层事件队列与仿真参考模型8.4.1分层事件队列8.4.2　仿真参考模型8.5　时序模型与延时8.5.1　仿真模型（SimulationModel）8.5.2　时序模型（TimingModel）8.5.3　案例分析8.5.4　在Verilog语言中增加延时8.6　再谈阻塞与非阻塞赋值8.6.1　本质8.6.2　案例分析8.7　如何提高代码的仿真效率8.8　防止仿真和综合结果不一致8.9小结8.10　问题与思考第9章设计与验证语言的发展趋势9.1设计与验证语言的发展历程9.1.1HDL语言9.1.2C/C++和私有的验证语言9.1.3Accellera和IEEE的标准化工作

2459.2硬件设计语言的发展现状和走向9.2.1HDL的竞争9.2.2一些尝试9.2.3下一代的Verilog语言9.2.4SystemC9.3验证语言的发展现状和走向9.3.1验证方法9.3.2HVL标准化进程9.3.3HVL的新需求9.4总结和展望9.5小结9.6问题与思考附录Verilog关键字列表