通信原理课程设计--基于fpga的时分多路数字基带传输系统

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通信原理课程设计--基于FPGA的时分多路数字基带传输系统的设计与开发 一、课程设计目的通信系统课程设计是一门综合设计性实践课程。使大家在综合已学现代通信系统理论知识的基础上，借助可编程逻辑器件及EDA技术的灵活性和可编程性，充分发挥自主创新意识，在规定时间内完成符合实际需求的通信系统电路设计与调试任务。它不仅能够提高大家对所学理论知识的理解能力，更重要的是能够提高和挖掘大家对所学知识的实际运用能力，为将来进入社会从事相关工作奠定较好的“能力”基础。二、课程设计内容时分多路数字电话基带传输系统的设计与开发三、课程设计要求任务1、64Kb/S的A律PCM数字话音编译码器的开发设计2、PCM30/32一次群时分复接与分接器的开发设计3、数字基带编码HDB3编译码器的开发设计4、同步（帧、位、载波同步（可选））电路的开发设计四、小组分工小组成员负责项目 徐震震同步（帧同步、位同步）谢留香PCM30/32一次群时分复接韦景山64Kb/S的A律PCM数字话音编码胡彬PCM30/32一次群时分分接徐勇64Kb/S的A律PCM数字话音译码周晶晶数字基带编码HDB3译码张秋红数字基带编码HDB3编码五、时分多路数字电话基带传输系统框图PCM编码设计一、设计要求 1、PCM编码器输入信号为:一个13位逻辑矢量的均匀量化值:D0,D1…D12其中:D0为极性位,取值范围在-4096～+4096之间；一个占空比为1/32的8K/S的取样时钟信号；一个占空比为50%的2.048Mb/S的合路时钟信号；2、PCM编码器输出信号为:一个8位逻辑矢量的13折线非均匀量化值:C0,C1…C7其中:C0为极性位.C0=1为正,C0=0为负；一个占空比为1/32的8K/S的取样时钟信号；一个占空比为50%的2.048Mb/S的合路时钟信号；二、PCM编码分析脉冲编码调制(PCM)在通信系统中完成将语音信号数字化功能。是一种对模拟信号数字化的取样技术，将模拟信号变换为数字信号的编码方式，特别是对于音频信号。PCM对信号每秒钟取样8000次；每次取样为8个位，总共64kbps。PCM的实现主要包括三个步骤完成：抽样、量化、编码。分别完成时间上离散、幅度上离散、及量化信号的二进制表示。根据CCITT的建议，为改善小信号量化性能，采用压扩非均匀量化，有两种建议方式，分别为A律和μ律方式，本设计采用了A律方式。 在13折线法中，无论输入信号是正是负，均按8段折线（8个段落）进行编码。若用8位折叠二进制码来表示输入信号的抽样量化值，其中用第一位表示量化值的极性，其余七位（第二位至第八位）则表示抽样量化值的绝对大小。具体的做法是：用第二至第四位表示段落码，它的8种可能状态来分别代表8个段落的起点电平。其它四位表示段内码，它的16种可能状态来分别代表每一段落的16个均匀划分的量化级。这样处理的结果，8个段落被划分成128个量化级。段落码和8个段落之间的关系如表1所示；段内码与16个量化级之间的关系见下表所示。PCM编码规则段落码段内码段落序号段落码段落范围量化间隔段内码量化间隔段内码81112048-40961511117011171101024-2048141110601106101512-1024131101501015100256-512121100401004011128-25611101130011301064-12810101020010200132-64910011000110000-328100000000流程图如下PCM译码设计 1.PCM译码输入输出信号（1）PCM译码器输入信号为:一个8位逻辑矢量的13折线非均匀量化值:C0,C1…C7其中:C0为极性位.C0=1为正,C0=0为负；一个占空比为1/32的8K/S的取样时钟信号；一个占空比为50%的2.048KB/S的合路时钟信号；（2）PCM译码器输出信号为:一个13位逻辑矢量的均匀量化值:D0,D1…D12其中:D0为极性位,取值范围在-4096~+4096之间；一个占空比为1/32的8K/S的取样时钟信号；一个占空比为50%的2.048Mb/S的合路时钟信号；2.PCM译码原理（1）PCM译码是PCM编码的逆过程。通过对PCM编码的分析，可以进行8位PCM编码到13位A率13折线的转换，具体转换见下译码规则图。其中注意，在译码时的13位码是对应段的中间值，既所得的编码应加上对应段量化值的一半。（2）PCM译码规则 图3.2.2PCM译码规则（3）译码电路PCM译码器原理框图1.PCM译码步骤（1）根据译码器输入端的样值，可判断C1为符号位。 （2）由输入端的样值判断确定段落吗C2C3C4，段落码与样值的关系如下表所示：段落序号段落码C1C2C3段落范围（量化单位）10000~32200132~64301064~1284011128~2565100256~5126101512~102471101024~204881112048~4096(3)确定段内码为C5C6C7C8，根据上表中的译码规则即可译码出13为的逻辑矢量均匀量化值。 时分复接器设计一、设计要求（1）时分复接器输入信号为：一个8位数据总线D7~D0（即30路PCM话音并行数据公用总线）一个一次群串行位同步时钟2.048Mb/S信号（2）时分复接器输出信号为：一个一次群串行合路数据流2.048Mb/S信号一个一次群串行位同步时钟2.048Mb/S信号一个5位时隙地址总线信号(即30路PCM话音并行地址总线)二、设计原理说明时分多路参数指标：符合ITU-TG.704建议帧结构： 复接的分类:一、1）同步复接：复接的各支路信号使用的时钟都是由一个总时钟提供的，为同步复接。特点：无需进行码速调整，有时只需进行相位调整或根本不需要任何调整便可复接。2）异步复接：复接的各支路信号的时钟并非来自同一时钟源，各信号之间不存在同步关系，称为异步复接。特点：必须进行码速调整方可进行复接。3）准同步复接：如果各支路信号的时钟由不同的时钟源提供，而这些时钟源在一定的容差范围内为标称相等情况，对应的复接为准同步复接。 特点：复接之前也需进行码速调整，使之满足复接条件再进行复接。二、1）按位复接：按位复接每次只依次复接各低次群的一位码而形成高次群。2）按字复接：每次只依次复接一个码子。3）按路复接：对PCM集群来说，一个路时隙有8位码。4）按帧复接：按帧复接是指每次复接一个支路的一帧数码（一帧含有256个码）。一次群时分复接器原理框图： 时分分接器设计1、设计要求时分分接器输入信号为:一个一次群串行合路数据流2.048Mb/S信号一个一次群串行位同步时钟2.048Mb/S信号时分分接器输出信号为:一个一次群串行合路数据流2.048Mb/S信号一个30位逻辑矢量时隙脉冲信号一个一次群串行位同步时钟2.048Mb/S信号2、设计原理说明分接器的功能是将32路合路的2.048Mb/s的信号分成32路64K/S的分路信号，同时生成32路时隙脉冲。其中主要是帧同步与位同步的捕捉与确定。帧结构图见复接模块。 HDB3编码设计一、设计要求：输入信号：一路串行2.048Mb/S合路数据流；一路2.048Mb/S位同步时钟脉冲。输出信号：一路串行2.048Mb/S合路HDB3编码的正极性数据流H+；一路串行2.048Mb/S合路HDB3编码的负极性数据流H-；一路2.048Mb/S位同步时钟脉冲。二、编码规则分析：1.对输入为1码元交替翻转编码,即:依次在H+和H-端口输出1。2.对输入为0码元同时在H+和H-端口输出0。3.当连续输入4个0码元,且与上一个连续0码元之间1码元为奇数个时,第四个0码元改为1码元,且与之前1码元的最后一个1码元同极性,即:在同端口输出。4.当连续输入4个0码元,且与上一个连续4个0码元之间1码元为偶数个时,第一个0码元改为1码元，与之前1码元的最后一个1码元反极性,即:在不同端口输出，第四个0码元改为1码元,且与之前1码元的最后一个1码元同极性,即:在同端口输出。 HDB3译码器设计一、设计要求输出信号：一路串行2.048Mb/S合路数据流；一路2.048Mb/S位同步时钟脉冲。输入信号：一路串行2.048Mb/S合路HDB3编码的正极性数据流H+；一路串行2.048Mb/S合路HDB3编码的负极性数据流H-；一路2.048Mb/S位同步时钟脉冲。二、HDB3译码规则分析将编码修改过的0码元恢复，并将双极性交替1脉冲改为单极性1脉冲三、HDB3译码VHDL语言设计对输入的H+和H-分别设立一个五级缓存移位寄存器，每一拍都判断是否存在10001，或1001X；若存在分别改成10000，或0000X。再将H+和H-相或输出。流程图如下： 同步模块原理*所谓同步是指收发双方在时间上步调一致，故又称定时。1、帧同步（群同步）是为接收信号而使给定数字信道的接收端与发送端的相应信道对齐的过程，帧同步码有集中插入和分散插入两种插入方法。集中插入法：信息码组同步码组信息码组信息码组信息码组同步码组同步码组适用于要求快速建立同步的地方，或间断传输信息并且每次传输时间很短的场合。分散插入法：信息码组信息码组信息码组同步码元同步码元同步码组同步码元同步码元适用于连续传输信息之处，例如数字电话系统中。2、位同步（码元同步）码元同步目的：准确的时刻对接收码元进行判决，以及对接收码 元能量正确积分。码元同步方法：从接收码元的起止时刻产生一个码元同步脉冲序列，或称定时脉冲序列。码元同步方法分类：外同步法：它是一种利用辅助信息同步的方法，需要在信号中另外加入包含码元定时信息的导频或数据序列。自同步法，它不需要辅助同步信息，直接从信息码元中提取出码元定时信息。显然，这种方法要求在信息码元序列中含有码元定时信息。位同步原理图：群同步原理框图----移位搜索法 系统开始处于捕捉态。对接收码元逐个考察，若考察的第一个接收码元就发现它符合群同步码元的要求，则暂时假定它就是群同步码元；在等待一个周期后，再考察下一个预期位置上的码元是否还符合要求。若连续n个周期都符合要求，就认为捕捉到了群同步码。若第一个接收码元不符合Y初始化开始同步状态移一位是同步码？记数器A记到n？记数器A加1N状态转换YYN置0是同步码？记数器B加1记数器B记到m？N记数器C加1Y记数器C记到n？置0保持态捕捉态将同步状态设为捕捉态 将各记数器置0要求或在n个周期内出现一次被考察的码元不符合要求，则推迟一位考察下一个接收码元。直至找到符合要求的码元并保持连续n个周期都符合为止；这时捕捉态转为保持态。在保持态，同步电路仍然要不断考察同步码是否正确，但是为了防止考察时因噪声偶然发生一次错误而导致错认为失去同步，一般可以规定在连续n个周期内发生m次(m