八位二进制加法计数器设计

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1、目录一、设计目的和要求11•课程设计目的12.课程设计的基本要求13.课程设计类型1二、仪器和设备1三、设计过程11.设计内容和要求12.设计方法和开发步骤23.设计思路24.讨•又隹点、4四、设计结果与分析41.思路问题以及测试结果失败分析42.程序简要说明5五、d导体会9六、参考文献10一、设计目的和要求1.课程设计目的设计一个带进位的八位二进制加法计数器：要求在MAX+plusII10.2软件的工作平台上用V11DL语言M次设计出一个带进位的八位二进制加法器，并通过编译及时序仿真检查设计结果。2.课程设计的基本要求全加器

2、与带进位输入8位加法器设计耍求我们通过8位全加器的设计掌握M次化设计的方法，充分理解全加器的设计过程，掌握一位全加器的程序，熟悉MAX+plusII10.2软件的文木和原理图输入方法设计简单组合电路。课程设计过程中要求能实现同步和异步的八位二进制全加器的设计。3.课程设计类型EDA课程设计二、仪器和设备PC机、MAX+plusII10.2软件三、设计过程1.设计内容和要求方法一：1.原理阁输入完成半加器和1位全加器的设计，并封装入库2.展次化设计，建立顶展文件，由8个1位全加器串联构成8位全加器3.每一层次均需进行编译、综合、

3、适配及仿真方法二：1.原理图输入完成一个四位全加器的设计2.层次化设计，建立顶层文件，由2个4位全加器申联构成8位全加器1.每一足次均需进行编译、综合、适配及仿真1.设计方法和开发步骤加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的幵发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成冇两种方式：并行进位和串行进位方式。并行进位加法器设冇并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。

4、通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，和同位数的并行加法器比申行加法器的资源占用差跑也会越来越大。实验表明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4位二进制并行加法器级联构成是较好的折中选择。冈此这次课程设计屮的8位加法器可采用两个4位二进制并行加法器级联而成。此外我们还讨论了由八个一位全加器串联构成的八位二进制全加器。设计屮前者设计为同步加法器，后者设计为异步加法器。2.设计思路方法一：异少八位全加器设计流程阁如K:半加位全八位全>>器1/加/加器器图1异

5、步八位流程图设计原理图如卜*页所示:m••:A[7..O]；J5A[7..o][_):f蠢••嚳•嚳•參參•嚳嚳參嚳攀鬱攀拳參參**參參參參•參*••鲁e.••參鬌；u…….B[7'.：0]•…W»»參*••參參•••*•••參••參參參參參參參參•••••*»•••參•參•瞻图2异步八位全加器方法二：同步八位全加器设计流程图如卜*:U!位全加器阁3同步八位流程阁设计原理图如卜*页所示:图4同步八位全加器s[0]atfTPirr>s[0)>MD>s[2J>M31>M4]对OUTPUT纠OUTPUT-1>s[5J4==>^6]<

6、=>s[7]COOUTPUTuUco1.设计难点（1）半加器的设计：半加器不考虑低位向木位的进位，因此它有两个输入端和两个输出设加数（输入端）为A、B;和为S;向高位的进位为Ci+1;函数的逻辑表达式为：S=A@B;Ci+l=ABo（2）四位二进制带进位加法器：两个四位二进制数进行加法运算，同时产生进位。当两个二进制数相加吋，较高高位相加吋必须加入较低位的进位项（Ci）,以得到输出为和（S）和进位（CO）。（3）同步设计：同步是有时钟信号输入，根据时钟信号来判断是否执行计算。、设计结果与分析1.思路问题以及测试结果失败分析（1

7、）设计程序吋保存文件名要与实体名一致，设计过程中出现了几次这样的低级错误，值得注意。（2）所设计的程序文件不能直接放在根目录下，我们在自己笔记本上做完直接拷W到实验室计算机上放在了E盘根目录下这样会出错。（3）生成了ADD4元件£?进行绘制原理图，因为输入输出是8位，也就是说要宥16个输入，8个输出，但是开始绘图的时候只绘制了2个输入，一个输出，提示输入与总线连接不符合。(4)在8个一位全加器组成8位加法器的波形仿真吋候由于把吋间间隔设图5方法一的错误仿真波形附：由于开始时没有具体要求，我们做了W种方案的异步全加器，由W个四位

8、全加器串联而成的八位全加器仿真时出现的问题如h(5)在两个4位全加器组成的8位加法器波形仿真时出现如下图形红色框中的现象，反复仿真多次结果一样，j明白，刚开始计算机会冇延迟处理信号，后面的信号就正常了。阁61.程序简要说明方法一：异:步八位全加器(1)设计一个半加器VHDL源