数电课设大作业 数字钟

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1、大连理工大学本科实验报告题目：数字钟课程名称：数字电路课程设计学院（系）：电信专业：电气班级：1201学生姓名：学号：完成日期：2014.11.23成绩：2014年11月23日课程设计得分表考勤课程设计50分考试40分作业合计最后得分一、数字钟课程设计要求：1、设计一个具有‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）计时器。2、整点报时。两种方法任选其一：⑴发出仿中央人民广播电台的整点报时信号，即从59分50秒起，每隔2秒钟发出一次低音“嘟”的信号，连续5次，最后一次要求高音“嘀”

2、的信号，此信号结束即达到整点。“嘟”是500Hz左右的频率输出，“嘀”是1000Hz左右的频率输出⑵通过LED闪烁实现，闪烁频率及花型可自己设计并在这里说明。3、手动校时、校分、校秒。4、定时与闹钟功能，能在设定的时间发出闹铃声。5、设计一个秒表，显示1%秒到60秒、手动停止。6、设计一个倒计时，显示小时、分钟、秒。7、其他创新。第1题25分，其他每题5分二、课程设计考试（40分，每题分）：考试题目：1、实体名□2、计数器□3、异步清零□4、进位输出□5、仿真图□6、数码管输出□7、分频□8、元

3、件例化□9、引脚分配□10、下载□题目：数字钟（1.大连理工大学电信学院，辽宁大连，116023；2.大连理工大学电工电子实验中心，辽宁大连，116023；）1.设计要求一、电子表部分：（1）由晶振电路产生1HZ的校准秒信号。 （2）设计一个具有‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）计时器具有手动校时、校分,校秒和清零的功能。 （3）整点报时功能,通过LED闪烁实现，此实验LED灯亮一秒。二、秒表部分：（1）有晶振产生100HZ的校准0.01秒信号。（2）设计一个有“时”、“

4、分”、“秒”、“0.1秒”、“0.01秒”（23小时59分59秒99）显示功能（3）具有开始计时暂停计时功能和清零功能三、具有电子表和秒表状态切换。四、划出框图和逻辑电路图，写出设计。2.设计分析及系统方案设计1设计主要分为数字钟和秒表计时两个部分并选择用二选一数据选择器来实现两种功能切换。2由于时钟用的是cyclone2开发板上提供的50MHz晶振的频率，所以数字时钟和秒表计时都用到分频器分频分别得到1Hz和100Hz的时钟频率。3数字时钟部分包括分频部分即分频器；计时部分，包含模六计数器、模

5、十计数器；选位调节部分，分别对时钟分钟和小时部分进行调节，用二选一数据选择器实现；数字显示部分，用到6个4-16译码器，和6个数码显示管；整点报时部分，其中报时用LED灯闪烁代替；含有清零端开关。4秒表计时包含分频器；计时器包含模六计数器，模十计数器，模三计数器；数字显示器包含有8个4-16译码器，8个数码显示管；计时启停开关，清零开关。3.系统以及模块硬件电路设计输入：晶振50MHz，选位开关（0为可调节，1为正常计时），数字钟清零开关（0为清零），开关切换计时状态（1为数字计时，0为秒表计时

6、），秒表启停开关（1启动，0停止），秒表复位开关（0复位），选择输出开关（1输出数字计时数字，0输出秒表计时数字）。输出：LED灯，数字显示部分。完成日期：2014年11月23日整点计时输入分频得1Hz分频得100Hz晶振计时器部分(时、分、秒)计时器部分选位调节启停复位清零开关10选择输出开关输出数字显示输入10LED4系统的VHDL设计libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitykes

7、heisport(clk:instd_logic;qo1,qo2,qo3,qo4,qo5,qo6,qo7,qo8:outstd_logic_vector(6downto0);rst1:instd_logic;--开关1rst2:instd_logic;--开关2rst3:instd_logic;--开关3rst4:instd_logic;--开关4switch1:instd_logic;switch2:instd_logic;key1:instd_logic;--分钟调节key2:instd_l

8、ogic;--小时调节key3:instd_logic;runstop:instd_logic;--秒表启停开关led:outstd_logic_vector(7downto0));end;architectureaofkesheissignalqh,ql,qhs,qls,qhf,qlf,qhh,qlh:std_logic_vector(3downto0):="0000";signalrun:std_logic:='0';signalcnt,ct:integerrange0to49999999;