燕山大学EDA课程设计电子日历.doc

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1、燕山大学EDA课程设计报告书姓名：班级：学号：日期：一、设计题目：电子日历二、设计要求1.能显示年、月、日、星期，如01.11.086，星期日显示82.年、月、日、星期可调3.不考虑闰年三、设计思路为实现本电路要求，采取模块电路设计方法。本电路系统主要包括以下三大模块：1.计数模块2.控制模块3.译码器显示模块四、设计过程1.计数模块1）星期计数模块由于星期日要显示8，一般芯片难以实现，可通过四个JKFF触发器设计而成。电路图如下：波形仿真图如下：2）天计数模块通过两个74160芯片作计数电路和DFF作去毛刺电路设计而成，若没有去毛刺电路，在硬件仿真时，月计数会出现连续计两次的情况。由

2、于不同月份有不同天数（31、30、28），故需要三个输入端（C31、C30、C28）选择计数的进制，同一时刻只能有一个有效（输入高电平）。电路图如下：C30端有效时的波形仿真图如下：3）月计数模块通过两个74160芯片设计而成，电路图如下：波形仿真图如下：4）月计数对天计数的反馈模块通过画真值表列出逻辑表达式，从而设计出如下电路：波形仿真图如下：5）年计数模块通过两个74160芯片设计而成，为了实现可调，将年个位对十位的进位输出端C先到控制模块上。电路图如下：波形仿真图如下：2.控制模块时钟脉冲经CP端输入，K、Kweek、Kday、Kmonth、Kyear1、Kyear2为手动控制端

3、。K端输入高电平时为调节状态，输入低电平时为自动计数状态。电路图如下：3.译码器显示模块该模块由一个74160芯片、四个数据选择74151和译码驱动器7449组成。电路图如下：1.总图连接控制模块和计数模块。电路图如下：该部分波形仿真图如下：在其中可以发现，月比天滞后1.5个时钟周期（其中1个时钟周期是由于天计数模块的去毛刺电路产生的），年个位比月滞后0.5个时钟周期，年十位比年个位滞后0.5个时钟周期。由于时间有限，知识经验不足等限制，在答辩前仍未解决该问题。再连接译码器显示模块。电路图如下：接通电源时，K端要先输入高电平，把月调到非0，才能在K端输入低电平后正常计数。四、总结