ModelSim(自学)

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1、4.3ModelSim的使用内容概要4.3.1ModelSim简介4.3.2设计输入4.3.3ModelSim功能仿真1ModelSim功能仿真举例打开源程序1编译设计文件和仿真文件2加载设计到仿真器3向wave窗口添加需要仿真的信号4修改源程运行仿真5序未通通过保存仿真波形过621、主窗口工作区命令行操作区库标签设计加载以前，命令行操作区的提示符为ModelSim>无需加载设计，可以查看帮助，编辑库，编辑源代码设计加载以后，提示符为VSIM>只有将设计加载，才能进行仿真！32、ModelSim用户界面在View菜单下可以打开

2、source、list、wave、signals等窗口，用来测试仿真、调试仿真。源代码窗口(source)主窗口(main)结构窗口(structure)波形和列表窗口(wave&list)进程窗口(process)信号和变量窗口(signals&variables)数据流窗口(dataflow)49种窗口的用途有9种窗口，利用菜单View可以打开所有窗口或某个窗口main——创建新库，选择要加载的设计，编译、仿真设计structure——显示设计结构的层次化视图source——分色显示源代码，可设置断点，可单步运行代码signals——显示structu

3、re窗口当前范围内HDL条目的信号名称和值，内容可随structure窗口选定内容改变process——显示明显的和隐含的进程variables——列出HDL条目的名称（Verilog：寄存器型变量）dataflow——对VHDL信号或Verilog网线进行图示化的跟踪，内嵌波形窗口wave——查看仿真结果的波形list——以表格形式显示仿真结果54.3.2设计输入既可以在ModelSim中进行设计输入（即编写VerilogHDL源程序和测试文件），也可以在QuartusⅡ中输入。但在ModelSim中不支持中文显示，注释只能是英文！设计实例1.设计一

4、个八位计数器，每来一个时钟，加1计数，并具有异步复位功能（高有效）；2.使用ModelSim进行设计输入、功能仿真。6设计输入过程1、启动ModelSim“开始>所有程序>ModelSimSE5.6>ModelSim”命令2、改变当前工作目录事先在资源管理器下新建一个工作目录（最好与顶层设计同名）；File>ChangeDirectory菜单命令所有路径名必3、创建设计库（默认为work）须是英文!File>New>Library菜单命令4、编写新的源程序File>New>Source>Verilog菜单命令5、编写Verilog测试文件71、启动Model

5、Sim1、启动ModelSim执行“开始>所有程序>ModelSimSE5.6>ModelSim”，启动ModelSim，出现ModelSim的主窗口。2、改变当前工作目录事先在资源管理器下新建一个工作目录（最好与顶层设计同名）；在主窗口中执行File>ChangeDirectory菜单命令，弹出ChooseDirectory对话框，选择新建的目录为当前工作目录。82、改变当前工作目录再单击OK按钮，则在Main窗口中会显示出相应的信息：一定要双击所需要的目录没有加载设计模块时显示此信息93、创建设计库库是用以存放已编译设计单元的目录在编译任何HDL代码之

6、前，要建立一个设计库来存放编译结果。执行File>New>Library菜单命令，在当前工作目录下创建一个新的记录编译过程的设计库，即一个子目录，默认为work。ModelSim在此目录中保存了名为_info的特殊文件。建议：在一个设计目录下创建不同的库来存放用于前仿真和后仿真的编译结果，如建立s_work来记录布线后仿真所需的编译结果。如果以前已创建好设计库，则以后每次打开源程序和测试文件时，不必再创建新的设计库。10建库的图形界面选择此选项并键入库名114、编写新的源程序执行File>New>Source>Verilog菜单命令，弹出文本编辑画面，缺省

7、文件名为Untitled-1.v；编写Verilog源程序，执行File>Save菜单命令将文件保存为counter.v。modulecounter(count,clk,rst);output[7:0]count;inputclk,rst;reg[7:0]count;always@(posedgeclkorposedgerst)if(rst)//异步清零count=8'h00;elsecount=count+8'h01;endmodule125、编写Verilog测试文件在文本编辑画面中执行File>New>Verilog菜单命令，新建Verilog测试文件